Verilog组合逻辑设计.docVIP

实用文案 标准文档 电 子 科 技 大 学 实 验 报 告 学生姓名：ZYZ 学 号：2014060103026 指导教师：DJ 一、实验项目名称： Verilog组合逻辑设计 二、实验目的： 使用ISE软件和Verilog语言进行组合逻辑的设计与实现。 三、实验内容： 1．3-8译码器的设计和实现。 2．4位并行进位加法器的设计和实现。 3．两输入4位多路选择器的设计和实现。 实验要求如下： 1．采用Verilog语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。 四、实验原理： 1．74x138译码器是输出低有效的3-8译码器。表1所示为74x138译码器的真值表。 表1 74x138译码器的真值表 输入 输出 G1 G2A_L G2B_L C B A Y7_L Y6_L Y5_L Y4_L Y3_L Y2_L Y1_L Y0_L 0 x x x x x 1 1 1 1 1 1 1 1 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0