数字电子技术_实验报告范例.pptVIP

下面以一个0～9999的计数器电路的设计为例，给出一个实验报告范例，以供参考。 　实验X 0～9999的计数器电路的设计　　 1．实验目的　　(1) 熟悉和掌握Quartus Ⅱ软件的使用。　　(2) 熟悉和掌握 EDA实验开发系统的使用。　　(3) 学习和掌握VHDL进程语句和元件例化语句的使用。 2．实验仪器　　(1) 计算机及Quartus Ⅱ 6.0软件。　　(2) EDA实验开发系统。　　(3) 拟用芯片： EP1K100QC208-3 。 (4) 示波器。 3．实验内容　　设计并调试好一个计数范围为0～9999的4位十进制计数器电路CNT9999，并用EDA实验开发系统(选用的芯片为EP1K100QC208-3)进行硬件验证。 4．实验设计　　1) 系统原理框图　　为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图1所示的原理图构成顶层电路CNT9999。 　　2)? VHDL程序　　计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。 图1 CNT9999电路原理图 　　（注：若实验的要求是写出相应的真值表，则可将此部分内容换成写出真值表。） CNT10的VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CNT10 IS  　　　PORT(CLK, CLR, ENA: IN STD_LOGIC; 　　 CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC );? END ENTITY CNT10; （补全完整的程序） … CNT9999的VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT9999 IS PORT(CLR, CLR, ENA : IN STD_LOGIC; DOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY CNT9999; 3) 仿真波形设置 本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。图2是CNT10仿真输入设置及可能结果估计图。同理可进行CNT9999仿真输入设置及可能结果估计(这里略)。 图2 CNT10仿真输入设置及可能结果估计图 　　4) 管脚锁定文件　　根据图1所示的CNT9999电路原理图，本设计实体的输入有时钟信号CLK、清零信号CLR和计数使能信号ENA，?输出为DOUT[15..0]。 　　根据图5所示的实验电路结构图和图1确定引脚的锁定。选用EP1K100QC208-3芯片，其引脚锁定过程如表1所示，其中CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器译码后，分别在数码管1、数码管2、数码管3、数码管4上显示。 　　 5. 实验结果及总结　　1) 系统仿真情况　　CNT10和CNT9999的时序仿真结果分别如图3和4所示(本仿真结果是通过同时按下“CTRL+Print Screen”键抓取当前屏幕信息放入剪贴板中，再通过画图工具进行粘贴裁剪后复制，最后在Word等文档中通过粘贴的方法获得)。 图3 CNT10的时序仿真结果 图4 CNT9999的时序仿真结果 　　 2) 逻辑综合结果　　使用Quartus Ⅱ 6.0进行逻辑综合后，CNT9999的RTL视图如图5所示，对CNT9999进行逻辑综合后的资源使用情况为：Family： ACEX1K ，Device： EP1K100QC208-3，Total logic elements：27/4992(1%)，Total pins：19/147(13%)。 图5 CNT9999的RTL视图 　 3) 硬件验证情况　　CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器译码后，分别在