第5章_vhdl设计初步.pptVIP

4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 作业1：P93 5.2.3 实现时序电路的VHDL不同表达方式 图4-7 边沿型触发器时序波形 图4-8 电平触发型寄存器的时序波形 5.2.4 异步时序电路设计 【例5-17】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; 图5-9 例4-17综合的电路 5.2.5 VHDL设计基本概念和语言现象小节 数据类型 数据对象 信号属性 时钟检测 VHDL库 程序包 时序电路 异步时序 5.3 1位二进制全加器的VHDL设计 图4-10半加器h_adder电路图 图4-11 全加器f_adder电路图 5.3.1 半加器描述和CASE语句 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表4-1 半加器h_adder逻辑功能真值表 1. CASE语句 CASE语句的一般表式是： CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... END CASE ； 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 3. 并置操作符 ? 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = 1?0?d(1)?1 ; -- 元素与元素并置，并置后的数组长度为4 ... IF a ? d = 101011 THEN ... –- 在IF条件句中可以使用并置符 5.3.1 半加器描述和CASE语句 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) 5.3.1 半加器描述和CASE语句 【例5-18】 LIBRARY IEEE ;--或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE fu1; 【例5-19】 LIBRARY IEEE; --半加器描述(1) USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; 【例5-20】 LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : I