第二章COSIC工艺.pptVIP

从0.25微米、0.15微米，到0.1微米，其所需的互连引线层数从4层、6层，增加到8层 ，引入low K介质材料和Cu 互连技术的发展 Department of Microelectronics, PKU，Xiaoyan Liu 第二章 CMOS IC工艺 及其寄生效应 第一节CMOS IC的工艺集成及其基本单元 第二节CMOS IC中的寄生效应 器件的制备工艺 第一节 CMOS IC的工艺集成 阱和器件的隔离工艺 栅的制备 源漏的形成 金属化/互连 CMOS IC 的主要工艺步骤 前端工艺 后端工艺 阱的种类和制备工艺 制备阱的原因：需要在同一衬底上制备p和n两种类型的MOSFET 单阱工艺 n阱 nMOS pMOS p阱 pMOS nMOS n p 双阱工艺 nMOS pMOS 器件之间的隔离 使寄生的场区晶体管的阈值电压提高，不易开启 局部场氧隔离 LOCOS 会产生鸟嘴，费面积 存在窄沟效应 浅槽隔离 STI 无鸟嘴 CMP工艺 N阱CMOS工艺流程 CMOS反相器的版图 电路设计和工艺之间的界面 设计规则 Design rule Dual-Well Trench-Isolated CMOS Process 现代CMOS工艺 VDD GND NMOS (2/.24 = 8/1) PMOS (4/.24 = 16/1) metal2 metal1 polysilicon In Out metal1-poly via metal2-metal1 via metal1-diff via pfet nfet pdif ndif 浅沟槽隔离， 双阱工艺， 非均匀沟道掺杂， n+/p+两种硅栅， 极浅的源、漏延伸区， 硅化物自对准栅-源-漏结构， 多层铜互连 CMOS中的双层多晶硅电容 capacitor CMOS中的电阻 Resistor 100nm CMOS 100nmCMOS结构 传统器件结构 关键减小短沟效应、减少寄生效应，提高器件性能 浅结 隔离 STI Shallow trench isolation 替代 局部场氧化 LOCOS Localized oxidation isolation 100nm CMOS器件的主要参数 栅结构 问题： 超薄栅介质的质量与可靠性 多晶硅栅电极的电阻率 双掺杂多晶硅栅中的硼扩散 多晶硅耗尽效应 采用氮化的SiO2 提高可靠性 抑制硼扩散 采用多晶硅/硅化物复合结构 降低多晶硅栅电极的电阻率 沟道掺杂 作用：减少短沟效应 提高寄生效应，降低寄生参数 沟道杂质分布 Retrograde型沟道掺杂：产生杂质的纵向非均匀分布，减弱栅控耗尽层厚度对阈值电压的影响。 Halo掺杂：使杂质沿沟道的横向非均匀分布，进一步短沟效应。 源漏结构 作用： 降低短沟效应，希望浅结 降低寄生电阻，要求好的欧姆接触 困难：传统工艺难以同时满足上述要求 方法： 硅化物－－降低接触电阻 超浅结－－抑制短沟效应 扩展结构－同时满足要求 Halo结构－抑制短沟效应 源漏结构 第二节 CMOS IC中的寄生效应 场区寄生MOS晶体管 体硅CMOS中的寄生双极晶体管 MOSFET中的寄生电阻 MOSFET中的寄生电容 互联引线中的寄生效应 场区寄生MOS晶体管 体硅CMOS中的寄生双极晶体管 体硅CMOS中的闩锁效应latch up 用保护环抑制闩锁效应 源漏区寄生电阻 MOSFET中的寄生电容 互联引线中的寄生效应 连线存在着寄生电阻、电容和电感。 由于金属的电阻率是基本不变的，这将导致按比例缩小后电路内连线的电阻增大。 芯片面积增大使连线长度增加，连线RC延迟影响加大。 连线寄生效应对电路可靠性和速度带来影响。 随着工作频率的增加，电感效应将增加，为此需要增加新的金属或接地层来屏蔽电感。 随着电源电压的减小，时钟和信号引线层的串扰成为一个重要问题 集成电路中的互连分类 全局互连（global) 中间互连(intermediate) 为功能模块之间的时钟和信号提供互连引线的，其长度常常达芯片周长的二分之一，通常位于互连引线层的最上一层或二层 . 为功能模块内的时钟信号等传输距离较长的信号提供互连的，其典型长度为3~4mm 局域互连(local) 为一个执行单元或功能模块内的栅和晶体管提供互连，通常位于互连金属引线层的第一及第二层内 是主要的互连延迟因素，要采用宽的尺寸设计以尽可能减小互连延迟。 全局互连（global) 很长 为了减小互连延迟、提高集成度，其引线尺寸较局域互连线要宽和高 中间互连 相对较长 互连延迟很小，通常选择很细的尺寸设计（特征尺寸） 局域互连 很短 Department of Microelect