电子科技大学数字逻辑设计及应用课件 第七章（2）.2.ppt

第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 锁存器与触发器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 锁存器的应用 锁存器的应用 触发器 只在时钟信号的边沿改变其输出状态 触发器 从功能上分 D触发器、S-R触发器、J-K触发器、T触发器 从结构上分 主从结构触发器、边沿触发器 其他类型触发器 带使能端的触发器、扫描触发器 施密特触发器、单稳态触发器 D触发器 触发器的应用 D触发器的定时参数 传播延迟（CLK?Q） 具有预置和清零端的正边沿D触发器 维持阻塞结构D触发器 负边沿触发的D触发器 具有使能端的D触发器 扫描触发器 主从式S-R触发器 主从式S-R触发器的内部时序 主从式J-K触发器 主从式J-K触发器 具有多输入端的J-K触发器 边沿J-K触发器 利用门电路传输延迟时间的边沿J-K触发器 消除主从S-R触发器存在的约束条件 利用反馈消除主从S-R触发器存在的约束条件 Qn+1 = S + R’·Q S·R = 0（约束条件） 主从S-R触发器特征方程 S = J·Q’ R = K·Q 总满足 S·R=0 Qn+1 = S + R’·Q = J·Q’ + (K·Q)’·Q = J·Q’ + (K’+Q’)·Q = J·Q’ + K’·Q 主从J-K触发器特征方程 Q —— 当前状态（原态、现态） Q* —— 下一状态（新态、次态） Q* = J·Q’ + K’·Q Q* = S + R’·Q J K Q 0 0 0 1 1 0 1 1 保持 清0 置1 翻转 功能表 J C K Q Q 逻辑符号 C J Qm Q K 0 1 C=1期间， J的变化只引起Qm改变一次 1 箝位 S Q C R Q Q QL S Q C R Q J K C 主 从 Qm J K Q 0 0 0 1 1 0 1 1 保持 清0 置1 翻转 功能表 J C K Q Q 逻辑符号 C K Qm Q J 1 0 C=1期间 J,K的变化可能引起Qm的变化，但只能改变一次 0 箝位 S Q C R Q Q QL S Q C R Q J K C 主 从 Qm J和K输入在C=1期间保持不变 每个C周期的高电平阶段关心输入端J、K的变化； 每个C周期的低电平阶段关心触发器状态Q的变化。 0 1 0 1 0 0 0 1 1 1 1 0 S Q C R Q Q QL S Q C R Q J2 K1 C 主 从 Qm J1 K2 J = J1J2 K = K1K2 * * 数字逻辑设计及应用 Q Q_L 0态 和 1态 稳态 稳态 亚稳态 注意：亚稳态特性 Q Q_L 0态 和 1态 如何加入控制信号？？ Q QL R S Q QL R S Q QL S_L R_L S R C D C 具有使能端的S-R锁存器 S-R锁存器 D锁存器 S-R锁存器 有约束条件 QL Q TG TG D C EN EN_L A B CMOS传输门 TG QL Q TG1 TG2 D C C = 0 TG1 断开 TG2 连通 保持原态 Q_L Q QL Q TG1 TG2 D C C = 1 TG1 连通 TG2 断开 QL = D’ Q = D C D Q QL 1 0 0 1 1 1 1 0 0 X 保 持 功能表 D Q C Q D Q C Q D Q C Q D Q C Q DIN[3:0] WR DOUT[3:0] RD Q D Q C X Y CI Si Ci+1 Xi Yi Ci S CO CLK 暂存 X Y CI CO S Ci+1 Si Xi Yi Ci 时钟控制 串行输入、串行输出 注意：时钟同步 再谈串行输入 加法器的实现 CLK 正边沿 上升沿 负边沿 下降沿 D Q C Q