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ESD保护简介ConceptESD: Electro-Static discharge 静电放电如果MOS晶体管的栅氧化层上有很大的电压，会造成氧化层击穿，使器件永久破坏。随着器件尺寸减小，栅氧化层不断减薄，氧化层能承受的电压也不断下降tox＝5nm时，VGm=5V由于MOS晶体管的栅电容很小，积累在栅极上的杂散电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD问题（Electrostatic Discharge）ESD给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。ESD ModelESD模型常见的有三种人体模型（HBM ，Human Body Model)、充电器件模型(CDM，Charge Device Model)机器模型(MM，Machine Mode) 其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 人体模型人体模型(HBM)的等效电路。人体的等效电阻为1.5kΩ。 测试模式进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O引脚会进行以下六种测试：PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空； NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空； PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空； 引脚对引脚反向模式：引脚施加负的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。 VDD引脚只需进行(1)(2)项测试 ESD保护电路ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作电路有影响。ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件（具体到I/O，就是与PAD相连的输出驱动和输入接收器）都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。根据对ESD低阻放电通路的要求，上面六个模式的通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路上的电压。而在这两部分正常工作时，不影响电路的正常工作。 输入端ESD保护电路双二极管保护电路PS：D2击穿NS：D2导通PD：D1导通ND：D1击穿栅极电位钳制在输入端ESD保护电路对深亚微米CMOS集成电路，栅氧化层的击穿电压很小，常规二极管的击穿电压较大，不能起到很好的保护作用。因此可以增加离子注入提高二极管衬底浓度，来降低二极管的击穿电压。用场区MOS管作输入保护，输入端有较大的正脉冲电压时场区MOS管导通，使ESD电流旁路用栅接地的NMOS管和栅接VDD的PMOS管共同构成输入保护电路。源漏区pn结起到二极管的保护作用输入端ESD保护电路特征尺寸的缩小对ESD保护电路的挑战I/O管脚数目增加，需减小保护电路的面需降低保护电路的钳位电压，加快电荷泄放速度。采用垂直双极晶体管（Vertical Bipolar, V-BIP）做保护电路。 输入电压过高时，D被击穿，电阻R使V-BIP发射结正偏，双极晶体管导 通，为ESD提供很大的放电 电流。电源的ESD保护电路ESD应力电压加在电源和地的管脚之间 对缩小到深亚微米尺寸的电路，这种ESD应力更容易对电路造成损害，应在电源和地之间增加ESD保护电路。用栅接地的NMOS管做电源的ESD保护能为静电释放提供足够大的电流，器件的面积较大钳位电压较高，可能在自己被击穿之前内部器件已损坏电源的ESD保护电路具有ESD变化探测功能的保护电路正常工作时，ESD保护电路与内部电路相隔离受到ESD冲击时，VX缓慢上升，使MP导通，VG达到一个正电压，从而使钳位NMOS管导通设计适当的RC常数，使钳位NMOS管的导通时间满足要求输出端ESD保护电路芯片的脱片输出级都是尺寸很大的MOS管构成的反相器，其漏区和衬底形成的pn结就相当于一个大面积的二极管, 可以起到ESD保护作用。一般输出级不用增加ESD保护器件。对芯片的输出级MOS管尺寸不够大或者对可靠性要求很高的情况，也要在输出端增加