南华大学电气工程学院电子电路设计与仿真课件第9章 时序逻辑电路（1）.ppt

?第9章 时序逻辑电路 9.1 触发器及其应用 9.1.1基本RS触发器 9.1.2 JK触发器 9.1.3 D触发器 9.1.4 双J-K触发器组成的时钟变换电路 9.1.5 四锁存D型触发器组成的智力竞赛抢答器 * * 触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。 内容提要 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。 图9.1.1 基本RS触发器 图9.1.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常 称为置“1”端，因为 ＝0（ ＝1）时触发器,被置“1”； 为置“0”端,因为 ＝0（ ＝1）时触发器被置“0”,当 ＝ ＝1时状态保持； ＝ ＝0时，触发器状态不定，应避免此种情况发生，9.1.1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发。 φ φ 1 1 Qn Qn 1 1 1 0 0 1 0 1 1 0 Qn+1 Qn+1 R S 输 出 输 入 表9.1.1 基本RS触发器的功能表 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用4027B双JK触发器，在Multisim环境下的引脚功能如图9.1.2所示。 JK触发器的状态方程为: Qn+1 ＝JQn ＋kQn J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与 为两个互补输出端。通常把 Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。 图9.1.2 双JK触发器引脚排列 上升沿触发JK触发器的功能如表9.1.2 1 0 1 0 ↑ 1 1 0 1 0 1 ↑ 1 1 Qn Qn 0 0 ↑ 1 1 φ φ × × × 0 0 1 0 × × × 0 1 0 1 × × × 1 0 Qn+1 Qn+1 k J CP RD SD 输 出 输 入 Qn Qn × × ↑ 1 1 Qn Qn 1 1 ↑ 1 1 注：×— 任意态，↓— 高到低电平跳变，↑—低到高电平跳变，Qn（ Qn ）— 现态，Qn+1（ Qn+1 ）— 次态 ，φ— 不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型 号可供各种用途的需要而选用。如双D74LS74、四D 74LS175、六D 74LS174、CD4042等。 图9.1.3 为6D CD4042的引脚排列。功能如表9.1.3。 9.1.3 CD4042引脚排列图 表9.1.3 D触发器功能表