可任意设定计算精度的整数法器的VHDL设计.pdfVIP

理论与方法 2008 年 2 月 　第 27 卷 　第 2 期 可任意设定计算精度的整数除法器的 VHDL 设计 朱卫华 　郑留平 (南华大学电气工程学院　衡阳　42 100 1) 摘 　要 :提出了十进制整数除法的 V HDL 设计方法 。运用有限状态机 ,通过移位 ,循环减法 ,能高速地实现整数除法运算 ,并 μ 能预定计算精度 。如果系统时钟为 50 M Hz ,进行 10 位有效位数的十进制除法 ,其最长运算时间为 2 . 2 s 。 关键词 :整数除法 ;V HDL ;有限状态机 ;精度 中图分类号 : TP79 1 　　文献标识码 : B Design of the decimal integer divider presetting up precision in calculation based on VHDL Zhu Weihua 　Zheng Liuping ( College of Elect rical Engineering , U niver sit y of Sout h China , Hengyang 42 100 1) Abstract : Thi s p ap er give s a de sign of t he decimal int eger divi sion ba sed on V HDL . The int eger divider op erat es quickly by u sing F SM and shifting and circular subt raction . The p reci sion in calculation can be p reset ting up . The r unning time μ i s not exceed 2 . 2 s to carry out decimal 10 bit s effective number s int eger divi sion in 50 M Hz sy st em clock . Keywords : int eger divi sion ;V HDL ;F SM ;p reci sion 到商的整数部分的各位的数值 。比如只是 4 位数 ,则商的 0 　引　言 整数部分不会超过 4 位数 ,商的整数部分先除以 1 000 , 即 在用 V HDL 硬件描述语言进行数字系统设计中, 常 将商的整数部分作为被减数 , 1 000 作为减数 ,作减法 ,差 常要用到除法运算 ,而 V HDL 标准的程序包中只提供除 重新置入被减数 ,反复相减 ,直到被减数小于减数为止 ,记 数为 2 的整数平方运算 。本文介绍了整数除法的 V HDL 录能够相减的次数即得到商的整数部分的千位数值 。依 设计实现 。运用有限状态机 ,通过移位 ,循环减法 ,能高速 此继续下去 ,可得到商的整数部分的百位数值 、十位数值 地实现整数除法运算 ,并能设定计算精度 。 和个位数值 。 上述算法是一种顺序方式 ,用 V HDL 硬件描述语言 1 　设计原理 的有限状态机很容易实现 。图 1 为状态转换图,其中假定