基于EDA技术的电子秒表设计与实现课程设计.docVIP

武汉理工大学《能力拓展训练》课程设计说明书 PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 1 课程设计任务书 题 目: 基于EDA技术的电子秒表设计与实现 初始条件：简述电子秒表的工作原理和方法的基础上，设计一个电子秒表，利用EDA软件完成实际、编译、综合、优化和仿真测试等功能 要求完成的主要任务: 1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分。 2.整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。 3.当最高位记到6时 停止计数 显示译码器全部显示零，并发出十声警报声。按下复位按钮后继续计数。 时间安排： 1）2013年7月8日，查阅相关资料，学习设计原理。 2）2013年7月9日，方案选择和电路设计仿真。 3）2013年7月10 日，电路调试和设计说明书撰写。 4）2013年7月12 日，上交设计成果及报告，同时进行答辩。 指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日 PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 2 TOC \o 1-3 \h \u ; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=0 THEN IF CQI=1001 THEN CQI=;CARRY_OUT=1; ELSE CQI=CQI+1;CARRY_OUT=0; END IF; END IF; END IF; END PROCESS; CQ=CQI; END ART; CNT6源程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ART OF CNT6 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR=1 THEN CQI=; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=0 THEN IF CQI=0101 THEN CQI=;CARRY_OUT=1; ELSE CQI=CQI+1;CARRY_OUT=0; END IF; END IF; END IF; END PROCESS; CQ=CQI; END ART; CNT8源程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT8 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT8; ARCHITECTURE ART OF CNT8 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK, CLR) BEGIN IF CLR=1 THEN CQI=; ELSIF CLKEVENT AND CLK=1 THEN IF CQI=1000 THEN CQI=; ELSE CQI=CQI+1; END IF; END IF; END PROCESS; CQ=CQI; END ART; REG32的源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsign