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基于FPGA的24×24位低功耗乘法器的设计研究 摘 要:通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部分积的数量来实现的。因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可以降低乘法器中加法器的数量,从而实现功耗的减低。在部分积的累加过程中,又对用到的传统全加器和半加器进行了必要的改进,避免了CMOS输入信号不必要的翻转,从而降低了乘法器的动态功耗。通过在Altera公司的FPGA芯片EP2C70F896C中进行功耗测试,给出了测试结果,并与现有的两种编码算法进行了比较,功耗分别降低%和%。 关键词:乘法器; 动态功耗; FPGA; ASIC　　中图分类号:TN492-34文献标识码:A　　文章编号:1004-373X(XX)22-0015-0　　　　Design of4×2bit Low-power Multiplier Based on FPGA　　XING Jin-peng1, LI Zhe-ying　　(1. School of Electronic and Information Engineering, BEijing Jiaotong University, Beijing , China;　　2. Institute of Microelectronic Application Technology, Beijing Union University, Beijing , China)　　Abstract:A new coding algorithm is introduced through improving the existed coding algorithms. The algorithm can decrease the power dissipation of multiplier with the method of reducing the number of partial production. The main operation of multiplier is the sum of partial productions, so this method can decrease the number of adder in multiplier and decrease the power dissipation of multiplier. During the sum of partial productions, it improves the basic structure of the traditional full-adder and half-adder, and reduces the activity rate of the input signal of CMOS, so decreases the dynamic power dissipation. Through comparison with multipliers which are designed with existed coding algorithms, the power dissipation of the improved coding algorithm is decreased % %.Keywords: multiplier; low-power dissipation; FPGA; ASIC　　收稿日期:XX-05-2　　0 引 言　　乘法器被广泛应用于各种数字电路系统中,如DSP、数字图像处理等系统。随着便携电子设备的普及,系统的集成度越来越高,这也对产品的功耗及芯片的散热提出了更高的要求。本文提出了一种新的编码算法,通过这种算法实现的乘法器可以进一步降低功耗,从而降低整个电子系统的功耗。　　1 乘法器结构　　本文介绍的24×24位乘法器的基本结构如图1所示。其中,“降低乘数中‘1’的数量”实现对乘数y的编码,以降低乘数y中“1”的数量,这可以在“部分积产生电路”中降低部分积的数量,“部分积产生电路”产生的部分积在“改进后的阵列加法器”和“超前进位加法器”中相加,最后得到乘积z。　　图1 乘法器结构图　　降低部分积数量的编码算法　　设x,y是被乘数和乘数,它们分别用24位二进制数表示,最高位是符号位,z是乘积,用47位二进制表示,最高位是符号位,“1”表示负数,“0”表示正数。则它们的关系可以用下式表示:　　x=x23∑22i=0xi×2i(1)　　y=y23∑22j=0yj×2j (2)　　z=x×y=(x23⊕y23)∑22j=0(∑22i=0xi×2i)×yj×2j(3