西安电子科技大学通信工程学院信息论与编码理论（研究型）课件第7章 常用集成时序逻辑器件及应用.pptVIP

设计分解 完整移存器状态图 1010 0100 1001 0011 0010 0101 1100 1110 主 0111 1111 0000 0001 1000 1011 0110 1101 ④ 检查自启动性能。 根据前面的左移反馈方程： 画出完整的状态图，检查自启动情况。 不能自启动，需修改！ 修正反馈方程： 修正后的移存器完整状态图 × × 1 × × × × 1 1 1 0 × × × 0 × 00 01 11 10 00 01 11 10 Q 0 Q 1 Q 2 Q 3 F ( S L ) 1010 0100 1001 0011 0110 1100 主 0001 0111 0010 0000 1000 1111 1110 1011 1101 0101 ⑤ 画逻辑电路。 反馈网络采用SSI门 74194 Q 0 Q 1 Q 2 Q 3 S 1 S 0 S L 1 0 ＆ ＆ 1 CP SL Z CP × × 1 × × × × 1 1 1 0 × × × 0 × 00 01 11 10 00 01 11 10 Q 0 Q 1 Q 2 Q 3 SL 反馈网络采用MSI器件 × × 1 × × × × 1 1 1 0 × × × 0 × 00 01 11 10 00 01 11 10 Q 0 Q 1 Q 2 Q 3 SL 用4选1器件实现SL 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 00 01 11 10 00 01 11 10 Q 0 Q 1 Q 2 Q 3 SL Q0Q2--A1A0 D0=D2=1 D1=Q3 D3=0 ⑤ 画逻辑电路。 74LS194 Q 0 Q 1 Q 2 Q 3 S 1 S 0 S L 1 0 CP D 0 D 1 D 2 D 3 A 0 A 1 Z Y 1 4选1 MUX 0 Q0Q2--A1A0 D0=D2=1 D1=Q3 D3=0 ⑤ 画逻辑电路。 2. 计数型序列码发生器 设计过程分两步： ① 根据序列码的长度M设计模M计数器，状态可以自定； ② 按计数器的状态转移关系和序列码的要求设计组合输出网络。 由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能同时产生多组序列码。 【例7-8】设计一个产生 1101000101 序列码的计数型序列码发生器。 解： ① 因M=10，可选用74161设计一个模10计数器，并采用OC置数法来实现，有效状态为 0110~1111。 ② 设计组合输出网络。根据计数状态和输出序列的对应关系，列出真值表如表7-21所示。Z输出的卡诺图如图7-33(a)所示，若采用 8 选 1MUX实现逻辑函数， 则可求得 图 7-33 例 7-8 实现Z的K图及逻辑电路 (a) K图； (b) 逻辑电路 表 7-12 可编程计数器（Oc置数法）预置输入数的设置 其中：N为整体最大计数模值 ③ 整体清0法 （思考）。  先将两片74161 同步级联组成 N=162=256 的计数器，然后用整体清0法构成模60计数器。 整体清0法（异步），计数范围为 0~59，当计到 59下一个状态60=2时，产生整体清0信号。 CP 1 Q A Q B Q C Q D O C A B C D P T C r LD 74161 CP Q A Q B Q C Q D O C A B C D P T C r LD 74161 CP ’ ’ ’ ’ ’ ’ ’ ’ ’ ’ ’ 1 1 【 例 7-5 】图中为可编程分频器，试分别求出M=100 和M=200 时的预置值；若I7~I0试求M值。 如果图中74161芯片改为74160，结果又如何？ module 10 (74160) OC= QDQC’QB’QAT Nmax=10 (from 0000 to 1001) Ex. 74160 【 例 7-6 】 分别用74LS192 和 74LS169 实现模 6加法计数器和模 6 减法计数器。（参考） 7.2 集成寄存器和移位寄存器 7.2.1 常用集成寄存器 一类是由多个(边沿触发)D触发器组成的触发型集成寄存器，如74LS171(4D)、74LS175(4D)、74LS174(6D)、 74LS273(8D)等。 另一类是由带使能端(电位控制式)D触发器构成的锁存型集成寄存器，如74LS375(4