由ASM图导出状态转换表.PPT

3、重新编译工程文件 若改变了系统自动配置的任意内容，就一定要重新编译。 八、仿真器的使用 Simulation Functional?功能仿真 Timing?时延仿真 Linked?连接仿真 ? 1、创建仿真通道文件 选Wave Editor File，还要在右边下拉列表框中选.scf，然后存盘。 选菜单Options\Show Grid，显示网格线。 2、编辑仿真通道文件 选菜单Node\Enter Nodes from SNF 可直接在此输入管脚 选择列出管脚型 或按1、2、3的步骤列出被选择的管脚 1 2 3 拖动此图标可拖动该管脚 用鼠标右键击管脚i[3…0]的区，在弹出的菜单中选Ungroup即可拆分管脚 用左边的按钮，可对管脚赋值 给输入clock赋值——先选管脚clock，在右键菜单中选Over write\Clock 改变仿真时间——选菜单File\End Time 修变仿真时间 3、开始仿真 仿真开始时间 仿真结束时间 按此按钮仿真开始 可利用波形编辑器，将仿真波型放大分析，对于延时要求较高的设计，可以重新配置资源，以降低时间延持。 先按 out clear clock code1 4.0ns 显示结果 4、延时分析 选菜单MAX+PLUS Ⅱ\Timing Analyzer 1、编程硬件的安装 工作平台 编程硬件 应用范围 LP6卡+主编程单元（MPU包括适配器） FLEX下载缆线+LP6+ MPU+EPROM适配器 MAX系列编程 FLEX系列编程 FLEX系列及MAX9000 PC PC PC或工作站 位霸器（BitBlaster） 九、器件编程 2、打开编程器 选菜单Quartus Ⅱ\Programmer 验证按钮 检测按钮 空白检查按钮 测试按钮 加密选项 编程文件 器件类型 3、确认输入文件 选菜单File\Input/Output 确认输入文件为my＿top.scf，选OK。 4、编程 选菜单Options\Programmer Options 这时适配器上的显示灯由黄绿色变为红色，即编程。 1、各种设计文件之间不能相互转化； 图形设计文件无法转化成文本设计文件，反之一样。但可以利用符号编辑器生成包含文件（.inc）分别在图形设计和文本设计中作为低层模块引用。 2、一个设计并非必须包含各种设计文件。 实际工作中，图形直观、而文本在状态机和复杂组合逻辑设计中有简洁方便的优点。 * 分析设计要点：ⅰ干线绿灯优先并通常亮，故无需传感器。支线仅当在有车时，传感器才输出信号CR。ⅱ支线绿灯亮的时间不超过30s，干线绿灯亮的时间不能少于30s。 2、设计输入 ① 输入方式： Graphic Editor 电路原理图（图形器件库） OrCAD原理图 标准EDIF网表文件 Text Editor AHDL语言 VHDL语言 Verilog HDL语言 ALTERA专用 Waveform Editor——设计者只需编辑输入波形，而系统则自动生成该功能模块。 两个特殊编辑器： Symbol Editor——设计者用来编辑自己的模块符号。还可将自己编辑好的模块符号放到器件库中。 Floorplan Editor——设计者用来观察实际器件的内部结构，并可该变器件的管脚分布，或者调整各模块内部宏单元之间的分部，以便优化器件性能。 ② 层次设计： 自底向上的综合技术 子设计文件 子设计文件 子设计文件 Project 子设计文件 子设计文件 工程文件名与最顶层文件名相同，因而它就代表了自底向上所有设计的总和。波形设计文件不能作为顶层文件。 设计中用斜杠将菜单分层，如File/Save/zicaidan 顶层文件 my＿top.gdf 底层文件 my＿not.wdf 底层文件 my＿dff.gdf 底层文件 my＿decoder.tdf 3、设计实现 mean——在所选的器件中物理地实现所需逻辑。 该过程主要由QuartusⅡ中的核心部分编译器（Compiler）完成 主要步骤： 选择目标器件及设定编译环境参数； 生成各个模块的二进制网表（?cnf）文件； 连接所有CNT文件，建立数据库，用以描述整个设计； 该步由设计者自行设定 进行逻辑综合，计算所有布尔等式，并优化触发器设计等； 将整个设计映射到相应的器件内； 产生波形仿真文件及器件编程文件。 4、设计仿真 Simulator——执行逻辑功能仿真（又称前仿真，与器件无关。） Timing Analyzer——执行延时特性仿真（又称后仿真，与所选器件有关。） 在仿真文件中可以加载不同的激励； 可以观察中间结果； 需要时可以返回设计输入阶段，修改设计输入。 5、器件编程与测试 Programmer——将设计下载到实际器件中，之后