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可编程器件PLD 可编程逻辑器件原理 电路图输入 示例 可编程逻辑器件的发展历程 可编程逻辑器件分类 可编程器件概述 简单PLD原理 简单PLD原理 PROM的逻辑阵列结构 简单PLD原理 简单PLD原理 用PROM完成半加器逻辑阵列 简单PLD原理 PLA逻辑阵列示意图 CPLD结构与工作原理 CPLD是在PAL、GAL的基础上发展起来的阵列型PLD 具有高密度、高速度的优点 CPLD包括三大部分 可编程I/O单元 可编程阵列块（宏单元） 可编程内部连线（PIA） 可编程I/O单元 目前大多数CPLD的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。 CPLD的I/O单元应用范围局限性较大，I/O的性能和复杂度与FPGA相比有一定的差距，支撑的I/O标准较少，频率也较低 基本逻辑单元 CPLD中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。 与CPLD基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了CPLD容量。乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。 可编程“与-或”阵列 可编程逻辑宏单元 可编程内部连线（PIA） CPLD中的布线资源比FPGA的要简单的多，布线资源也相对有限，一般采用集中式布线池结构。所谓布线池其本质就是一个开关矩阵，通过打结点可以完成不同宏单元的输入与输出项之间的连接。由于CPLD器件内部互连资源比较缺乏，所以在某些情况下器件布线时会遇到一定的困难。由于CPLD的布线池结构固定，所以CPLD的输入管脚到输出管脚的标准延时固定，被称为Pin to Pin延时，用Tpd表示，Tpd延时反映了CPLD器件可以实现的最高频率，也就清晰地表明了CPLD器件的速度等级。 CPLD结构与工作原理 FPGA结构与工作原理 与CPLD相比，具有更高的集成度、更强的逻辑功能和更大的灵活性 FPGA属于阵列型PLD 输入/输出模块（IOB） 可编程逻辑块（CLB） 可编程互连线（PIA） 嵌入式块RAM 底层嵌入功能单元和内嵌专用硬核 可编程逻辑单元 FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表。 简单的衡量FPGA规模的方法是用器件的Register或LUT的数量衡量。 FPGA内部的逻辑块 查找表 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM 每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 可编程互连线（PIA） 布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。 全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线 长线资源：用以完成器件Bank间的一些高速信号和一些第二全局时钟信号的布线 短线资源：用来完成基本逻辑单元间的逻辑互连与布线 其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。 由于在设计过程中，往往由布局布线器自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所用的底层单元模块，所以常常忽略布线资源。其实布线资源的优化与使用和实现结果有直接关系 嵌入式块RAM 目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。 CAM，即为内容地址存储器。写入CAM的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址。简单的说，RAM是一种写地址，读数据的存储单元；CAM与RAM恰恰相反。 除了块RAM，Xilinx和Lattice的FPGA还可以灵活地将LUT配置成RAM、ROM、FIFO等存储结构。 底层嵌入功能单元 不同厂商以及不同型号的器件内部嵌入的资源都有所不