Verilog程序9、SRAM读写实验.docxVIP

SRAM采用IS62LV256-70U，其部分引脚为：（具体情况参考相应的datasheet） 读时序： WE持续为高，CE和OE一直为低。 写时序： `timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: ???20:44:47 11/17/2010// Design Name:// Module Name: ???sram// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module sram(clk,rst_n,led,sram_addr,sram_wr_n,sram_data);??????