时序逻辑电路设计脉冲分配器.docVIP

专业：________________姓名：________________ 专业：________________ 姓名：________________ 学号：________________ 日期：________________ 地点：________________ 课程名称：电路与电子技术实验 指导老师：________________成绩：__________________ 实验名称：时序逻辑电路设计脉冲分配 实验类型：________________同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 实验原理 1、用74LS107型JK触发器和74LS11三输入与门设计 一个8421BCD码的同步十进制加法计数器。 ①画出状态转换图 ②列出状态表，得出对JK的要求 ③求JK的函数式：（用卡诺图求，1010至 1111六种当无关项处理） ④实验驱动方程，按表达式画出电路图； ⑤连接电路：按照③得到的各个输入函数的驱动方程来连接电路，4个JK触发器的输出Q分别连数码管模块的D、C、B、A（D为高位）。 2、用74LS74型D触发器和74LS55与或非门设计脉冲分配器电路。 脉冲分配器的作用是产生多路序列脉冲。 设计过程： ①画出状态转换图 ②列出状态表 ③利用卡诺图，求D的函数式 自启动的实现：利用触发器的异步复位和置位端，即当出现000和111 状态时，将QA、QB、QC置成有效状态（如100，101）。 ④根据③的表达式画出电路图，搭建电路。 实验数据记录 1、同步十进制加法计数器，加入1024Hz的方波作为计数脉冲，用示波器观察得到CP及4个输出端的波形，如下图所示。 CP Q0 Q0 Q1 Q1 Q2 Q3 Q2 2、脉冲分配器，加入1024Hz的方波作为计数脉冲，用示波器观察记录CP、QA、QB、QC的波形，如下图所示。 ①当X=0时 CP QA QA QB QB QC ②当X=1时 CP QA QA QB QB QC 实验结果与分析 通过示波器得到的波形正确性确认 本次实验通过示波器得到了大量的波形，如何确认所得到的波形的正确性是我们应该学习的。将得到的波形与实验设计过程中的各个输出变量的真值表进行比较，即可确认。 同步十进制加法计数器：波形与真值表相对照，Q0在CP脉冲来的时候0和1交替出现，Q1的序列则是0011001100，Q2的序列是0000111100，Q3的序列比对“实验数据记录”中得到的波形的高低电平出现的序列，可以确认得到的波形是正确的。 脉冲分配器：观察真值表可以发现，无论是X=0还是X=1，输出变量QA、QB、QC的序列都是000111，因此可以发现所得到的波形中QA、QB、QC是非常相似的。 调试过程 电路的搭建与调试采用自下而上的方法，每完成一个步骤都对目前的电路进行测试，确认正确性，在发生错误时及时调试，然后再继续搭建与调试。这样做既能节省时间也可以确保电路的正确性。 遇到的问题：在搭建同步十进制加法计数器的时候，我们需要使用4个JK触发器，搭建完毕之后，发现输出的结果一直从3到6循环，极偶然的情况下会从0到9循环，反复检查电路，始终没能发现问题所在。 解决方法：在搭建过程中，由于需要给4个JK触发器都加上同步的CP脉冲，我采用了串联的方式，但这样的做法会有一定的延时效应，因此产生了问题。将CP脉冲直接连接到4个JK触发器，即解决问题。 如何用一个三输入与非门设计自启动电路 如何实现脉冲发生器的自启动功能在前面的实验设计中已有阐述，实验中000和111为无效输出，因此在出现这样的输出时，应置为有效状态，按照下列函数表达式接线，即可使得000转换为100、111转换为101。 讨论与心得 本次实验是本学期最后一个实验，实验要求完成的内容较多，但很多内容已经在先前的实验中被反复提及，但我却在这最后一次的实验中犯了一个基础错误——CP脉冲不能串联接线，导致我在第一步的同步二进制加法计数器的接线中浪费了许多时间。因此可以知道掌握数字电路实际情况的一些注意事项的重要性，与未来我们可能面对的电路相比，本次实验绝对是微不足道的，在那时这样的小错误带来的影响就更加难以估计了。 在第一个实验中我们使用了4个JK触发器，第二个实验使用了3个D触发器，还有一系列的逻辑门，可见本次实验中各个电路的接线是极其复杂的。在这样的情况下，自下而上的接线方式就更加体现出优势来了，每完成实验的一个环节都对目前的情况进行测试与调