江苏大学VHDL报告.doc

  1. 1、本文档共13页,其中可免费阅读4页,需付费180金币后方可阅读剩余内容。
  2. 2、本文档内容版权归属内容提供方,所产生的收益全部归内容提供方所有。如果您对本文有版权争议,可选择认领,认领后既往收益都归您。
  3. 3、本文档由用户上传,本站不保证质量和数量令人满意,可能有诸多瑕疵,付费之前,请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形,可联系本站下载客服投诉处理。
  4. 4、文档侵权举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
J I A N G S U U N I V E R S I T Y 课 程 实 验 报 告 电子设计自动化 实验报告 学院: 电气信息工程学院 班级: 学号: 姓名: 2015年10月 实验一 半加器和全加器的设计 实验目的 1.熟悉Max+plusⅡ软件的作用 2.学习用图形输入方式和VHDL语言输入方式设计数字电 路 二、实验内容 1.图形输入方式设计半加器 2.VHDL方式设计半加器 library ieee; use ieee.std_logic_1164.al

文档评论(0)

优美的文学 + 关注
实名认证
内容提供者

优美的文学优美的文学优美的文学优美的文学优美的文学

1亿VIP精品文档

相关文档