EDA-四位加法器.docVIP

PAGE 2 PAGE 3 河 北 科 技 大 学 实 验 报 告 2011级 电信班 学号 201 姓名 同组人 指导教师 于国庆 实验名称 实验二 四位加法器 成绩 实验类型 设计型 批阅教师 一、实验目的 （1）熟练掌握VHDL语言的数据流描述和行为描述设计组合逻辑。 （2）掌握std_logic_vector数据类型特性。 （3）初步掌握系统内部STD_LOGIC_UNSIGNED包的调用。 二、实验原理： 用4个开关作为加法器的一组输入变量，另4个开关作为加法器的另一组输入变量；用1个开关作为进位输入，将两组数据作全加运算，输出为四位二进制码表示运算结果。1位进位输出。当两组4位二进制数相加结果超出4位结果表示范围时，进位输出为“1”，否则为“0”。 加法器输入采用试验箱K1~K16，进位输出采用试验箱L16指示，有进位时亮，否则灭；计算结果利用试验箱的译码驱动器启动LED数码管直接显示（静态）。 三、实验内容及步骤 1．打开MUXPLUS II VHDL编辑器，完成四位加法器的设计。包括VHDL程序输入、编译、综合。 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.s