西安交大数电实验时序逻辑电路实验报告.docxVIP

实验名称：时序电路实验 实验目的： 学习使用HDL进行时序电路设计； 学习编辑顶层文件和用户约束文件； 熟悉同步和异步的概念及实现方法； 熟悉在Basys2开发板简单外围设备的控制； 熟悉时钟的分频方法及占空比的调节。 预习内容 用HDL设计一个秒脉冲（1s,2s,3s）发生器，并用LED显示： 分析：本电路设计主要分为三个部分：分频，计数，译码 1.1HDL源文件（Verilog）: module mod10( input clk, clr, output reg[6:0] a_to_g, output wire[3:0]an, output reg[3:0]q ); assign an = 4b1110;//最右译码管使能 reg [26:0] counter;//时钟分频，默认时钟为50MHZ，分频为1HZ，即周期为1s always @ (posedge clk) if (counter == counter = 0;//达到一半时计数归零 else counter = counter + 1; r