电子创新设计自动化第三讲.pptVIP

上节回顾 VHDL数据对象 信号------重要 变量------重要 常量 VHDL数据类型 上节回顾-信号（Signals） 代表连线，Port也是一种信号 没有方向性，可给它赋值，也可当作输入 在Package、Entity、Architecture中定义 用= 进行赋值 目标信号名= 表达式AFTER 时间量; 用 : = 进行初始化 设定的初始值不可综合，用于仿真 signal count：bit_vector(3 downto 0):=“0011”; 3.变量（Variable） 临时数据，没有物理意义 只能在Process、Function、 Procedure中定义，并只在 其内部有效， 要使其全局有效，先转换为Signal。 用 := 进行赋值 用 := 进行初始化 variable result : std_logic := ‘0’; 信号与变量赋值（差异） 【例6-3】 … ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1 ; B = A ; Q1 = B ; END IF; END PROC