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电子设计自动化基础－3 哈尔滨工业大学微电子中心 李晓明 内容 Verilog结构描述 模块调用与端口名对应方式 分级结构（层次式结构）与分级名 Verilog结构描述：门级描述 基本门级元件 基本门与连线延时表示 连线驱动强度 Verilog结构描述 模块调用 模块调用是Verilog结构描述的基本构成方式 通过调用其他模块来搭建新的模块 如果当前模块不再被其他模块调用，此模块即称作顶层模块 模块调用类型 基本门调用 module模块调用 Verilog结构描述 模块调用的基本形式： 模块名 调用名（端口名表项）； 调用名是唯一的 模块调的端口名对应方式 位置对应 端口名对应：.定义时的端口名(调用时与之相连的信号名) 允许出现不连接的端口 Verilog结构描述 模块调用（元件例化） EX： module comp(out_port1, out_port2, in_port1, in_port2); output out_port1, out_port2; input in_port1, in_port2; …… endmodule //调用方式1：位置对应 module demo_top1; comp gate1(Q, R, J, K); endmodule //调用方式2：端口名对应 module demo_top2; comp gate2(.in_port2(K), .out_port1(Q), .out_port2(R), .in_port1(J)); endmodule Verilog结构描述 如果从逻辑电路图开始 给电路图每个输入输出引脚赋以端口名 给电路图每条内部连线取连线名 给电路图每个逻辑单元取单元名（调用名） 给本电路模块取模块名 用module定义相应模块名的结构描述，并将图中所有输入输出端口名列入端口名列表中，再完成对各端口输入输出类型说明 依照图中连接关系，确定单元之间端口信号连接 Verilog结构描述 注意： 对于位宽大于1位的内部连线，需补充相应连线类型说明 对于Verilog内含的基本门级元件调用，可以省略调用名，仿真系统在模拟过程中会给其自动赋予“基本门名$序列号”的缺省名 对于Verilog内含的基本门级元件调用，允许在调用同时给出门的延时参数和驱动强度 Verilog结构描述 分级结构（层次式结构）与分级名（Hierarchical Name） 顶层模块－次级模块－…… 不单以模块为分级依据：module、task、function、有名块，每一个都可作为分枝 分级名：任何模块中的调用元件、task、function以及连线，都可依据从根出发经各个中间分枝的一条路径确定它在此设计中独有的标识名。 module bottom(in); input in; always @(posedge in) begin: keep reg hold; hold=in; end endmodule module middle(stim1,stim2); input stim1,stim2; bottom amod(stim1), bmod(stim2); endmodule module top; reg stim1,stim2; middle a(stim1,stim2); 本例子中完整的分级名： 模块单元名：top top.a top.a.amod top.a.bmod 有名块名： top.block1 top.block1.block2 top.a.amod.keep top.a.bmod.keep 信号线名： top.stim1 top.stim2 top.block1.block2.hold top.a.stim1 top.a.stim2 top.a.amod.in top.a.amod.keep.hold top.a.bmod.in top.a.bmod.keep.hold Verilog结构描述:门级描述 基本元件（Basic Primitives）：26种 门级元件（gate-level primitives）：14种 开关级元件(switch-level primitives)：12种 Verilog结构描述:门级描述 一、and、nand、or、nor、xor、nxor 门名 （输出，输入1，输入2，……）； 特点：只有一个输出 二、buf、not 门名 （输出1，输出2，……，输入） 特点：只有一个输入 Verilog结构描述:门级描述 三、bufif1、bufif0、notif1、n