VHDL有效设计初步.ppt

电子设计自动化EDA第3章　VHDL设计初步 殷伟凤 yinwf67@163.com Tel:651273 第3章　VHDL设计初步 概述 HDL：　Hardware Description Language VHSIC: Very High Speed Integrated Circuit 硬件描述语言 可以描述硬件电路的功能、信号连接关系及定时关系的语言 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语言。 VHDL起源于美国国防部的VHSIC,Verilog起源于集成电路的设计,ABEL则来源于逻辑器件的设计。 三者比较 （1）逻辑描述层次：行为级、RTL级和门电路级。 VHDL适合于行为级和RTL级的描述，最适合于描述电路的行为； Verilog和ABEL适用于RTL级和门电路级的描述，最适合描述门电路级。 （2）设计要求： 使用VHDL进行电子系统设计时可以不了解电路的内部结构，设计者所做的工作较少；使用Verilog和ABEL语言进行电子系统设计时需了解电路的详细结构，设计者需做大量的工作。 （3）综合过程： VHDL语言源程序的综合通常要经过行为级－RTL级－门电路级的转化，几乎不能直接控制门电路的生成。 Verilog语言和ABEL语言源程序的综合过程较为简单，经经过RTL级－门电路级的转化，易于控制电路资源。 （4）对综合器的要求： VHDL语言对综合器性能要求较高； Verilog和ABEL对综合器的性能要求较低。 VHDL语言和其它高级语言的区别 （1）高级语言描述的是数字模型（算法）和控制动作，控制行为。而VHDL语言所描述的是硬件电路的功能： 接口信号 电路行为和功能 电路与电路之间的连接关系 （2）?高级语言最终目的是实现希望的控制流而VHDL语言最终目的是要造成硬件电路。 （3）??VHDL语言的语句很多是并发语句。 据此，尽管VHDL语言很多地方与高级语言相似，但它们之间却有较大差异。 　VHDL的特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。 具有丰富的仿真语句和库函数，在设计早期可进行仿真。 可利用EDA工具进行逻辑综合和优化，并自动转变成门级网表。 对设计的描述具有相对独立性。 描述与工艺无关。 VHDL入门 3.1 组合电路的VHDL描述 【例3-1】 4.2　VHDL语言的基本单元及其构成 一个完整的VHDL程序包括4个基本组成部分： 库、程序包使用说明 实体说明 与实体对应的结构体说明 配置语句说明 VHDL语言程序的基本结构 4.2.1　VHDL语言设计的基本单元及其构成 基本单元 门 微处理器 系统 基本单元构成 实体说明:规定了设计单元的输入输出接口信号或引脚。 结构体：定义了设计单元的具体构造和操作(行为)。 基本单元构成 ENTITY 名称 IS 　　接口信号说明 END 名称; ARCHITECTURE 结构体名 OF 实体名 IS BEGIN 　　功能描述 END 结构体名; 一个基本设计单元的构成二选一电路 －－实体说明 ENTITY mux2 IS 　GENERIC(m: TIME：=1ns); 　PORT(d0, d1, sel: IN BIT; q: OUT BIT); END mux2; －－构造体 ARCHITECTURE connect OF mux2 IS 　　SIGNAL tmp: BIT; 一个基本设计单元的构成（续）二选一电路 BEGIN; 　PROCESS(d0, d1, sel); 　　VARIABLE tmp1, tmp2, tmp3: BIT; 　BEGIN; 　　tmp1=d0 AND sel; 　　tmp2=d1 AND(NOT sel); 　　tmp3=tmp1 OR tmp2; 　　tmp=tmp3; 　　q=tmp AFTER m; 　END PROCESS; END connect; 1、 实体表达 实体在电路描述中主要是说明该电路的输入输出关系。此外，实体还定义电路名称及结构体中所使用的参数等。 实体描述的一般书写格式如下： 　　　ENTITY 　实体名 　IS 　　　　［类属参数说明］； 　　　　［端口说明］ 　　　END　ENTITY 实体名； 实体语句结构 实体描述从“ENTITY 实体名 IS”开始， 至“END 实体名”结束。 实际上，对VHDL语言而言，大写和小写都一视同仁，不加区分。这里这样规定仅仅是为了增加程序的可读性而已。 建议将VHDL的标识符或基本语句关键词以大写方式表示,而由设计者添加的内容可以以小写方式来表示。 2、实体名 类属参数说明（以后再讲） 必须放在端口说明之前, 用于指定参数。 GERER