8086的硬件结构特点.pptVIP

8086/8088微处理器 8086/8088微处理器是Intel公司推出的第三代CPU芯片，它们的内部结构基本相同，都采用16位结构进行操作及存储器寻址，但外部性能有所差异，两种处理器都封装在相同的40脚双列直插组件中。 4 8086/8088CPU总线时序 4.1 8086/8088典型时序分析 4.2 8086多CPU系统读写存储器简介 5 80X86/Pentium微处理器 二、8086存贮器写时序 三、8088访问存贮器时序---基本同8086（从略） 四、8086/8088访问I/O的时序 与访问MEM时序相比，仅有M/IO（或IO/M）的区别。 80X86/Pentium 微处理器 五、中断响应周期 向量类型 INTA CLK AD7~AD0 T1 T2 T3 T4 第 一 个 中断响应周期 T1 T2 T3 T4 第 二 个 中断响应周期 第一个周期：送INTA，表示①响应中断, ②外设取消INTR信号用。 当 ①INTR 脚为高电平，向CPU提出中断请求。 ②IF=1 则CPU在执行完当前指令后响应中断，进入中断响应时序，其中包含两个中断响应周期： 80X86/Pentium 微处理器 第二个周期：又送INTA，通知外设送中断类型码到数据线上，以 便CPU取得该中断服务程序入口地址，转入该中断服务。 六、8086/8088等待状态时序（P58 图2-27) 在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4之间插入等待周期Tw，直至READY为高。 七、总线空闲周期 CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU则不和总线打交道，此时进入总线空闲周期T。 进入总线周期之前: ① 若当前是写周期，则在总线空闲周期中，地址/数据复用脚上还会继续有驱动前一个总线周期的数据D15～D0。 ② 若当前是读周期，则在总线周期中，AD15～AD0处于高阻态。 而S6～S3保持不变，维持前一个总线周期电平。在CPU内部，EU仍在工作。 所以总线空闲周期，是CPU总线空操作，BIU对EU的等待。 80X86/Pentium 微处理器 CLK：时钟信号，输入。为CPU和总线控制器提供定时基准。 占空比0.33（1/3周期高电平，2/3周期低电平）。 RESET：复位信号，输入，高电平有效。至少保持4个时钟周期。 当主频为4.77MHz时，上电复位时必须大于50μs。 复位后，CPU从FFFF0H单元开始执行。 通常在FFFF0H——FFFFFH这16个单元中存放转移指令。 READY： 准备好信号，输入，高电平有效。 是被访问的MEM和I/O设备数据准备好发回来的应答 信号。 当被访问部件无法在CPU规定的时间内完成数据传送时，应 使READY信号处于低电平，这时CPU进入等待状态，插入一个或 几个等待周期TW来延长总线周期。 80X86/Pentium 微处理器 当被访问的部件可以完成数据传送时，READY输入高电平，CPU继续运行。 0000H DS寄存器 空 指令队列 0000H ES 寄存器 0000H SS寄存器 FFFFH CS寄存器 0000H 指令指针(IP) 清除 标志位 内 容 复位后CPU内部 表2-3 初始化操作 80X86/Pentium 微处理器 DEN：数据允许，输出，三态，低电平有效。 在单CPU系统中，如果用8286/8287作为数据总线的双向 驱动器时，用DEN作为驱动器的选通信号。在每个MEM或 I/O访问周期以及中断响应周期，DEN变为有效低电平。在 DMA方式时，它处于浮空状态。 80X86/Pentium 微处理器 TEST：测试信号，输入，低电平有效。 当执行WAIT指令时，CPU对TEST进行监视（每隔5个T采样一次TEST ，若TEST为高，就使CPU重复执行WAIT指令而处于等待状态。若TEST为低，CPU则脱离等待状态，继续执行下一条指令。（常用于多CPU系统） DT/R：数据发送/接收控制，输出，三态。 在单CPU系统中，若用