TMS320系列DSP原理、结构及应用.ppt

9.6 多通道缓冲串行口（McBSP） 第九章 TMS320F2833x系列DSC的硬件结构 （5）.发送控制寄存器（XCR1和XCR2） 图9.6-7发送控制寄存器2（XCR2）结构 图9.6-8发送控制寄存器1（RCR1）结构 （6）．采样速率生成器寄存器（SRGR1和SRGR2） 9.6 多通道缓冲串行口（McBSP） 第九章 TMS320F2833x系列DSC的硬件结构 这些寄存器可以完成下列任务： 为采样速率生成器选择输入时钟源（CLKMS，与PCR寄存器中的SCLKME位有关）。 设置CLKG的分频系数（CLKGDV）。 选择内部产生的发送帧同步脉冲，由FSG或发送器有效（FSGM）驱动。 确定FSG信号上的帧同步脉冲的宽度（FWID）以及在两个相邻脉冲之间的周期数（FPER）。 当外部信号（CLKX或XLKR引脚）为采样速率生成器提供时钟源时： 如果使用CLKX/CLKR引脚作为时钟源，输入时钟的极性可以通过PCR寄存器的CLKXP/CLKRP位置。可以使用SRGR2寄存器的GSYNC位控制CLKG和FSR引脚的帧同步信号同步，这样CLKG可以与输入时钟保持相同的相位。 （8）优先级控制寄存器SCIPRI SCI优先级控制寄存器（SCIPRI）包含了接收器和发送器的中断优先级选择位，并且在编程挂起（如遇到程序断点）时控制XDS仿真器的SCI操作。 SCI优先级控制寄存器（SCIPRI）的映射地址位705Fh，其结构如图9.4-18所示， 5. SCI模块控制寄存器 9.4 串行通信接口模块（SCI） 第九章 TMS320F2833x系列DSC的硬件结构 图9.4-18优先级控制寄存器SCIPRI结构 9.5 串行外设接口模块（SPI） 第九章 TMS320F2833x系列DSC的硬件结构 1. SPI模块简介 SPI模块与CPU间的接口如图9.5-1所示，包括四个外部引脚，采用低速外设时钟源，具有两个独立的外设中断请求信号（SPIINT/RXINT），提供了12个寄存器实现SPI模块的配置和控制。 图9.5-1 SPI模块与CPU间接口 9.5 串行外设接口模块（SPI） 第九章 TMS320F2833x系列DSC的硬件结构 表9.5-1 SPI模块信号 发送中断（FIFO模式） SPIXINT 接收中断（FIFO模式）；发送/接收中断（非FIFO模式） SPIRXINT 中断信号 LSPCLK SPI Clock Rate 控制信号 SPI从控制器发送使能 SPI从控制器输出，主控制器输入 SPISOMI SPI从控制器输入，主控制器输出 SPISIMO SPI时钟 SPICLK 说明 信号名称 外部引脚 1. SPI模块简介 表9.5-2 列出了SPI模块的12个寄存器，通过这些寄存器可以配置和控制SPI的操作。 表9.5-2 SPI模块寄存器 SPI优先级控制寄存器，设定仿真环境下当程序挂起时的SPI操作模式 1 0x0000 704F SPIPRI SPI FIFO控制寄存器 1 0x0000 704C SPIFFCT SPI FIFO接收寄存器 1 0x0000 704B SPIFFRX SPI FIFO发送寄存器 1 0x0000 704A SPIFFTX SPI数据寄存器，包含SPI要发送的数据 1 0x0000 7049 SPIDAT SPI出缓冲寄存器，包含下一个发送数据 1 0x0000 7048 SPITXBUF SPI入缓冲寄存器，包含接收的数据 1 0x0000 7047 SPIRXBUF SPI缓冲寄存器，该寄存器仅用于仿真模式 1 0x0000 7046 SPIEMU SPI控制寄存器，设定数据传输速率 1 0x0000 7044 SPIBRR SPI存器，包含接受和发送状态 1 0x0000 7042 SPISTS SPI操作控制寄存，包含数据发送控制位 1 0x0000 7041 SPICTL SPI配置控制寄存器，包含SPI配置控制位 1 0x0000 7040 SPICCR 描述 占用地址（16位） 地址 名称 9.5 串行外设接口模块（SPI） 1. SPI模块简介 第九章 TMS320F2833x系列DSC的硬件结构 SPI模块的主要特点如下： （1）4个外部引脚 （2）两种工作模式：主/从工作模式。 （3）波特率：125种可编程的通信波特率。 （4）数据字长：可编程为1~16位的字符长度。 （5）支持4种时钟模式，易于与扩展外设的时序特性匹配。 （6）支持同步接收和发送操作，即全双工模式。 （7）可通过中断或查询方式实现发送和接收操作。