第7章 数字系统设计实例.pptx

第7章 数字系统设计实例 ;7.1 半整数分频器的设计 ; 7.1.1 小数分频的基本原理 设有一个5 MHz的时钟源，但电路中需要产生一个2 MHz的时钟信号，由于分频比为2.5，因此整数分频器将不能胜任。 采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。; 小数分频的基本原理为脉冲吞吐计数法：设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小数分频值。例如设计一个分频系数为10.1的分频器，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为 (9×10+1×11)/(9+1) =10.1 ; 从这种实现方法的特点可以看出，由于分频器的分频值在不断改变，因此分频后得到的信号抖动较大。 当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，使输出为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。 ; 7.1.2 电路组成 设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、一个二分频器和一个异或门组成，如图7-1所示。 在实现时，模N计数器可设计成带预置的计数器，这样就可以实现任意分频系数为N-0.5的分频器。 ; 图7-1 通用半整数分频器;7.1.3 VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;? ENTITY deccount IS PORT ( inclk: IN STD_LOGIC; --时钟源 preset: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --预置分频值N;outclk1: OUT STD_LOGIC; outclk2: BUFFER STD_LOGIC --输出时钟 ); END deccount;? ARCHITECTURE deccount_arch OF deccount IS SIGNAL clk, divide2: STD_LOGIC; SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0); ;BEGIN clk=inclk XOR divide2; --inclk与divide2异或后作为模N计数器的???钟 outclk1=inclk; PROCESS(clk) BEGIN IF(clkevent AND clk=1) THEN IF(count=0000) THEN ; count=preset-1; --置整数分频值N outclk2=1; ELSE count=count-1; --模N计数器减法计数 outclk2=0; END IF; END IF; END PROCESS;? PROCESS(outclk2);BEGIN IF(outclk2event AND outclk2=1) THEN divide2=NOT divide2; --输出时钟二分频 END IF; END PROCESS; END deccount_arch; ;图7-2 半整数分频器外部接口; 以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得到输出频率outclk2。preset输入端口是预置分频值N，本例中preset设为4位宽的位矢量，也即分频系数为16以内的半整数值。若分频系数大于16，需同时增大preset和count的位宽，两者的位宽则要求始终一致。本设计的外部接口如图7-2所示，程序中设置outclk1是为了方便观察输入信号的波形,以与输出信号outclk2比较。 ; 7.1.4 仿真结果 上述半整数分频器的仿真波形如图