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/***********************************verilog*************************************/
module clock_final(clk,clr,switch,ad,adj,o_seg,a);
input clk,clr,switch,ad;
input [3:0]adj;
// output [2:0]led;//led灯
output [6:0]o_seg;//7段数码管
output [3:0]a; //扫描输出
reg [6:0]segs;//数码管寄存器
reg [3:0]a;
reg [15:0] temp;//显示过程的中间变量
wire [23:0] cnt;//走时模式和校时模式临时变量
wire en0,enp1,enp2,enp3,enp4,enp5,cp1hz,cp,out_500hz;
//switch - N3 转换信号 分两个屏一个是小时/分钟，一个是分钟/秒
//clr - E2 清零信号
//adj[3]控制小时的十位设置
//adj[2]控制小时的个位设置
//adj[1]控制分钟的十位设置
//adj[0]控制分钟的个位设置
initial begin
a=4b1110;
end //初始化
assign cp=cp1hz,//判断ad是否等于1，如果等于，cp就输出cp10hz否则就输出cp1hz,
en0=(~ad)|(switchadj[0]),
enp1=~ad?(cnt[3:0]==4d9):(adj[1]switch),
enp2=~ad?(cnt[7:4]==4d5)(cnt[3:0]==4d9):(adj[0]switch==0),
enp3=~ad?(enp2(cnt[11:8]==4d9)):(adj[1]switch==0),
enp4=~ad?(enp3(cnt[15:12]==4d5)):(adj[2]switch==0),
enp5=~ad?(enp4((cnt[19:16]==4d9)|(cnt[23:20]==4b0010cnt[19:16]==4d3))):(adj[3]switch==0),
o_seg=segs;
in50MHz_out1Hz u0(clk,cp1hz);//输出频率1HZ
in50MHz_out_8MHz u7(clk,out_500hz);//输出500HZ
counter10 u1(en0,clr,cp,cnt[3:0]); //second个位计数
counter6 u2(enp1,clr,cp,cnt[7:4]);//second十位计数
counter10 u3(enp2,clr,cp,cnt[11:8]);//minutes个位计数
counter6 u4(enp3,clr,cp,cnt[15:12]);//minutes十位计数
counter10_h u5(enp4,clr,cp,cnt[19:16],cnt[23:20]);//hours个位计数
counter3 u6(enp5,clr,cp,cnt[23:20]); //hours十位计数
//
//
// always@(ad ) begin //显示模式选择
// if((~ad)) begin temp[15:0]=cnt1[15:0];temp[31:16]=cnt1[23:8];end
// else begin temp[15:0]=cnt;temp[31:16]=cnt[23:8];end
// end
always@(posedge clk)
begin
if(switch==1b0)
temp=cnt[23:8];
else if(switch==1b1)
temp=cnt[15:0];
end
always@(posedge out_500hz)
begin
if(a==4b1110)
a=4b1101;//M13
else if(a==4b1101)
a=4b1011;//J12
else if(a==4b1011)
a=4b0111;//F12
else
a=4b1110;//K14
end
always@(posedge clk) //数码管显示译码
if(switch==1b0)
beg
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