数字电路与逻辑设计综合讲义.pptVIP

* 串行化（一） 把耗用资源较多、并行执行的逻辑块分割开来，提取相同的逻辑模块，在时间上复用该逻辑模块。 例：时钟分频电路 原始时钟fclk=1MHz 扫描显示时钟f1khz=1000Hz 按键防抖动时钟f100hz=100Hz 时间计时时钟f1hz=1Hz。 * 串行化（二） 并行设计 fclk=1Mhz ÷1000 ÷104 ÷106 f1khz=1000hz f100hz=100hz f1hz=1hz 44LCs * 串行化（三） 串行设计 fclk=1Mhz ÷1000 ÷10 ÷100 f1khz=1000hz f100hz=100hz f1hz=1hz 21LCs 高速系统慎用 * 正确使用VHDL描述 在组合逻辑进程中，其敏感向量表中要包含所有要读取的信号； 这是为了防止出现不必要的锁存器。 避免使用长的if-then-else语句，而使用case语句来代替； 防止出现较大的优先编码器，使得代码比较容易读懂。 定义整数类型的信号和变量时一定要用RANGE子句指定范围 * 编码常见问题（一） 并行语句和顺序语句 顺序语句只能写在进程和子程序中 并行语句不能写入进程 不要在代码中使用buffer或inout类型的端口读取输出数据；要使用out类型，再增加信号，以获取输出值，进行数据传递； * 编码常见问题（二） Multi Drive 的处理 当你在两个及两个以上的进程