第3章+集成逻辑门电路.ppt

所以输出为低电平。 一、 NMOS门电路 1．NMOS非门 3.3 MOS逻辑门电路 逻辑关系：（设两管的开启电压为VT1=VT2=4V，且gm1＞＞gm2 ） （1）当输入Vi为高电平8V时，T1导通，T2也导通。因为gm1＞＞gm2，所以两管的导通电阻RDS1＜＜RDS2，输出电压为： （2）当输入Vi为低电平0V时， T1截止，T2导通。所以输出电压为VOH=VDD-VT=8V，即输出为高电平。 所以电路实现了非逻辑。 2．NMOS门电路 （1）与非门 （2）或非门 1．逻辑关系： （设VDD＞（VTN+|VTP|），且VTN=|VTP|） （1）当Vi=0V时，TN截止，TP导通。输出VO≈VDD。 （2）当Vi=VDD时，TN导通，TP截止，输出VO≈0V。 二、CMOS非门 CMOS逻辑门电路是由N沟道MOSFET和P沟道MOSFET互补而成。 （1）当Vi＜2V，TN截止，TP导通，输出Vo≈VDD=10V。 （2）当2V＜Vi＜5V，TN工作在饱和区，TP工作在可 变电阻区。 （3）当Vi=5V，两管都工作在饱和区， Vo=（VDD/2）=5V。 （4）当5V＜Vi＜8V， TP工作在饱和区， TN工作在可变电阻区。 （5）当Vi＞8V，TP截止， TN导通，输出Vo=0V。 可见： CMOS门电路的阈值电压 Vth=VDD/2 2．电压传输特性：（设: VDD=10V， VTN=|VTP|=2V） 3．工作速度 由于CMOS非门电路工作时总有一个管子导通，所以当带电容负载时，给电容充电和放电都比较快。CMOS非门的平均传输延迟时间约为10ns。 （2）或非门 三、其他的CMOS门电路 1．CMOS与非门和或非门电路 （1）与非门 （3）带缓冲级的门电路 为了稳定输出高低电平，可在输入输出端分别加反相器作缓冲级。下图所示为带缓冲级的二输入端与非门电路。 L= 一、二极管与门和或门电路 1．与门电路 第三章 集成逻辑门电路 3.1 基本逻辑门电路 2．或门电路 二、三极管非门电路 二极管与门和或门电路的缺点： （1）在多个门串接使用时，会出现低电平偏离标准数值的情况。 （2）负载能力差 解决办法： 将二极管与门（或门）电路和三极管非门电路组合起来。 三、DTL与非门电路 工作原理： （1）当A、B、C全接为高电平5V时，二极管D1～D3都截止，而D4、D5和T导通，且T为饱和导通， VL=0.3V，即输出低电平。 （2）A、B、C中只要有一个为低电平0.3V时，则VP≈1V，从而使D4、D5和T都截止，VL=VCC=5V，即输出高电平。 所以该电路满足与非逻辑关系，即： 3.2 TTL逻辑门电路 一、TTL与非门的基本结构及工作原理 1．TTL与非门的基本结构 2．TTL与非门的逻辑关系 （1）输入全为高电平3.6V时。 T2、T3导通，VB1=0.7×3=2.1（V ）， 由于T3饱和导通，输出电压为：VO=VCES3≈0.3V 这时T2也饱和导通， 故有VC2=VE2+ VCE2=1V。 使T4和二极管D都截止。 实现了与非门的逻辑功能之一： 输入全为高电平时， 输出为低电平。 该发射结导通，VB1=1V。所以T2、T3都截止。由于T2截止，流过RC2的电流较小，可以忽略，所以VB4≈VCC=5V ，使T4和D导通，则有： VO≈VCC-VBE4-VD=5-0.7-0.7=3.6（V） 实现了与非门的逻辑功能的另一方面： 输入有低电平时，输出为高电平。 综合上述两种情况， 该电路满足与非的 逻辑功能，即： （2）输入有低电平0.3V 时。 二、TTL与非门的开关速度 1．TTL与非门提高工作速度的原理 （1）采用多发射极三极管加快了存储电荷的消散过程。 （2）采用了推拉式输出级，输出阻抗比较小，可迅速给负载电容充放电。 2．TTL与非门传输延迟时间tpd 导通延迟时间tPHL——从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。 截止延迟时间tPLH——从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。 与非门的传输延迟时间tpd是tPHL和tPLH的平均值。即 一般TTL与非门传输延迟时间tpd的值为几纳秒～十几个纳秒。 三、TTL与非门的电压传输特性及抗干扰能力 1．电压传输特性曲线：Vo=f（Vi） （1）输出高电平电压VOH——在正逻辑体制中代表逻辑“1”的输出电压。VOH的理论值为3.