5集成电路设计.ppt

设计规则的表示方法 以?为单位：把大多数尺寸（覆盖，出头等等）约定为?的倍数 ?与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。 优点：版图设计独立于工艺和实际尺寸 举例： 以微米为单位：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高 举例： 总体要求 系统功能设计 寄存器传输级 描述 寄存器传输级 模拟与验证 子系统 /功能块 综 合 门级逻辑 网表 逻辑模拟 与验证 电路模拟 与验证 版图生成 逻辑图 电路图 最终版图数据 与测试向量 制版 与工艺流片 计算机辅助 测试( ICCAT ) 生产定型 工艺模拟 版图几何设计规则和 电学规则检查 网表一致性检 查和后仿真 IC设计流程视具体系统而定 随着 IC CAD系统的发展，IC设计更侧重系统设计 正向设计，逆向设计 SoC: IP（Intelligent Proprietary） 库(优化设计) 软核：行为级描述 firm IP: 门级 hard IP:版图级， D/A A/D DRAM，优化的深亚微米电路等 IC设计与电路制备相对独立的新模式 Foundry的出现 VDSM电路设计对设计流程的影响 VDSM电路设计对设计流程的影响 时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。 在逻辑设计阶段加入物理设计的数据 综合优化中的关键路径以SDF格式传给布图规划，初步的连线延迟再传给综合优化工具（以PDEF格式） 布局后将更精确的互连信息通过FLOORPLAN TOOL传给综合优化工具，进行布局迭代 时延驱动布线，完成后进行延迟计算和时序分析，布线迭代 VDSM电路设计对设计流程的影响 布图时面向互连，先布互连网，再布模块 集成度提高： 可重用（REUSE）模块 IP模块 针对各 IP模块和其他模块进行布图规划，如何对IP模块等已设计好的模块进行处理 功耗问题，尤其高层次设计中考虑 布图中寄生参数提取变成三维问题 布图设计方法（布图风格划分） 全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法 设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等 最主要的：设计成本在芯片成本中所占比例 芯片成本CT： 小批量的产品：减小设计费用； 大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积 全定制设计 版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小 设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，模拟电路 符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换 举例：棍图：棍形符号、不同颜色 不必考虑设计规则的要求；设计灵活性大 符号间距不固定，进行版图压缩，减小芯片面积 V DD V ss 专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言） 针对某一应用或某一客户的特殊要求设计的集成电路 批量小、单片功能强：降低设计开发费用 主要的ASIC设计方法： 门阵列设计方法：半定制 标准单元设计方法：定制 掩膜版方法 积木块设计方法：定制 可编程逻辑器件设计方法 门阵列设计方法（GA方法） 概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片 根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能 母片半定制技术 门阵列结构 单元区结构： 举例：六管CMOS单元 由该结构实现三输入或非门 输入/输出单元：芯片四周 举例：图5.16，输入、输出、电源 输入保护(防止栅击穿)：嵌位二极管、保护电阻 输出驱动：宽长比大的器件（梳状或马蹄状） 寄存器传输 级行为描述 逻辑网表 逻辑模拟 制版/流片 /测试/封装 设计中心 Foundry 向Foundry提供 网表 布局布线 掩膜版图 版图检查/网表和参数 提取/网表一致性检查 后仿真 产生测试向量 行为仿真 逻辑图 综合 生成延迟 文件 单元库 门阵列设计过程 门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要