可测试性设计与ATPG.ppt

跳变时延故障模型 可以看作是对SA 故障模型的增强，增加了对时域特性的约束 在这种故障测试中，先强制驱动测试点电平到故障值，然后在输入点加上一个跳变的激励，经过给定时间后检测测试点是否跳变至正确值 与stuck-at 模型的静态检测不同，跳变延时可以检测出门级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳变过慢(STF，slow-to-fall)故障 也称为门时延故障模型，因为这种模型的故障都可以归结于门输入/输出过慢 * PPT课件 路径时延故障模型 路径时延故障模型与跳变时延故障模型基本上类似，路径时延故障模型可以看作是对指定路径上所有组合门电路的跳变时延之和的故障判断 * PPT课件  Fault Model Stuck-at 故障模型 时延故障模型 跳变延时(transition delay)故障模型 路径延时(path delay)故障模型 基于电流的故障模型 * PPT课件 静态电流Iddq Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向(diode reverse) 电流。由于静态时PMOS和NMOS管不会同时导通, 流过它的仅是漏电流即静态电流Iddq ，约为1nA。对于一块大规模集成电路，其Iddq应在uA级（ Iddq大小与集成度有关） 任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一个数量级以上 * PPT课件 基于电流的故障模型 可能会导致过大静态电流的故障 不一定导致逻辑错误，但会导致潜在的错误行为和早期故障，出现可靠性方面问题的可能。比如一个尚能正常工作的电路将来可能由于金属迁移(metal migration)等机制而逐渐失效 在一些关键场合(如心脏起搏器)，出现任何不正常的行为都应被认做是故障 常见的两类基于电流的故障模型 pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察电源对整个芯片输出的电流大小 toggle 故障模型 * PPT课件 Fault Model DFT ATPG ATE * PPT课件 几种常见的DFT技术 扫描(SCAN)测试 将电路中的存储单元（寄存器Register）转化成为可控制和可观察的存储单元（寄存器） ，将这些单元连接成一个或多个移位寄存器，即扫描链 内建自测试(BIST) 在电路内部增加测试电路结构，在测试时这个测试电路结构能够自己产生激励和比较响应 静态电流(IDDQ)测试 若存在电流性故障, 会使电路在静态时产生一个高于正常值的电流 。 * PPT课件 扫描测试技术 1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤 * PPT课件 Testing Sequential Logic： Sequential logic ATPG based on D algorithm * PPT课件 Handling Register Stages * PPT课件 Test Pattern with Three Cycles * PPT课件 Assessment of Sequential logic ATPG  Then how? * PPT课件 Testing Sequential Logic ： Combinational Logic ATPG with help of Full-Scan Designs Scannable Equivalent Flip-Flop * PPT课件 The Full-Scan Strategy * PPT课件 Scan Chains * PPT课件 扫描测试 Summarized（1） ◆ 扫描测试的基本原理 将一个集成电路内所有寄存器改成Scannable后串接起来，组成一个移位寄存器，使得从外部能容易地控制并直接观察这些状态存储单元中的内容 扫描测试将时序电路测试转化为组合电路测试 扫描测试的设计要保证各个寄存器可以和组合电路完全隔离开来，以便寄存器的状态可随意设置，同时保证寄存器的输出可观察 * PPT课件 扫描测试 Summarized （2）  扫描测试的基本设计步骤 将电路中的寄存器转化成为可控制和可观察的寄存器，一般是用带扫描功能的寄存器代替逻辑电路中的寄存器 再把这些寄存器连接成一个或多个移位寄