VLSI课内实验——RTL级并行前缀加法器设计.docVIP

PAGE PAGE 1 VLSI课内实验 RTL级并行前缀加法器设计 班 级： 学 号： 姓 名： RTL级并行前缀加法器设计 一、加法器简介 算术逻辑部件主要处理算术运算指令和逻辑运算指令，它的核心单元是加法器。这个加法器是影响算术逻辑部件整体性能的关键部分，因为几乎所有的算术运算和逻辑运算，都要通过它来完成。 加法器结构包括串行进位加法器(Carry Ripple Adder，CRA)、进位跳跃加法器(Cany Skip Adder，CKA)，以及较高速度的进位选择加法器(carry select Adder，CSA)、超前进位加法器(Carry Look ahead Adder，CLA)和并行前缀加法器(Parallel Prefix Adder)等。 除上述五种加法器结构外，还有采取多加法器并联的流水线加法器和专用的加法器，如支持向量的快速加法器等等，本设计主要是用VHDL描述一个RTL级并行前缀加法器。 二、原理及设计思路 并行前缀加法器是超前进位的一种改进结构，它将n位加法器的进位传播信号层次化地分解为m位子组合，并将进位产生和进位传播组织成递归的树型结构。并行前缀加法器使用一种特殊的方式产生各位的进位输出，这种方式称为“前缀运算(Prefix C