系统芯片SOC设计原理 教学课件 ppt 作者 罗胜钦 第03章 硬件描述语言VHDL.pptVIP

SIGNAL q0, q1: STD_LOGIC; BEGIN U0: and2 GENERIC MAP (5ns, 7ns); --U0 参数映射 PORT MAP (d0, d1, q0); --U0 端口映射 U1: and2 GENERIC MAP (10ns, 10ns); --U1 参数映射 PORT MAP (d2, d3, q1); --U1 端口映射 U2: and2 GENERIC MAP (9ns, 11ns); --U2 参数映射 PORT MAP (q0, q1, q); --U2 端口映射 END beha_exampl