TN90GUTM制程注意事项-国家晶片系统设计中心.ppt

* * * * * * * * * * * * * * * * * * * * * * * * 此檔案為DRC主要驗證檔，請於下線前務必通過佈局規範檢驗；目前除Density Errors外其餘規則皆須遵守。 * * * * * * * * * P15製程注意事項(1/2) P15製程前瞻性晶片面積限制如下： (共計10種，其餘面積大小概不受理!) 1mm*1mm / 1mm*2mm / 1.5mm*1mm / 1.5mm*2mm / 2mm*1mm 2mm*2mm / 2.5mm*1mm / 2.5mm*2mm / 3mm*1mm / 3mm*2mm 當佈局時，請務必將Chip Street加入佈局中(WIN Standard Cell Library有提供；意謂可佈局區域範圍為Chip Street內部)，目的為用以保留晶片切割道，其左下角需對準原點(0,0)且晶片整體佈局應座落在第一象限，同時必須符合上述之固定晶片面積。 若有使用含Gate元件，因晶圓廠製程之Wafer有晶格方向性要求，所以請勿將含Gate元件佈局呈現90?或270?垂直旋轉。 為確保佈局圖檔(GDS File)轉換輸出之正確性，建議佈局設計軟體儘可能利用Cadence Virtuoso Layout Editor來進行電路佈局繪製。 由於P15製程PDK主要提供ADS與MWO電路設計驗證平台，於晶片佈局時雖可使用軟體內建功能進行簡易式DRC驗證，但是此方式並非包含完整的規則檢驗，僅能檢查部分的佈局規則，因此務必於下線申請前須跑過Cadence Assura(Diva為輔) DRC驗證程序，TSRI將只接受Assura/Diva DRC之驗證結果。 ?如有P15製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@.tw ，電話：03-5773693 ext.7201 TSRI CONFIDENTIAL - * - P.* Return to Outline P15 Diva DRC驗證方式及其相關注意細節，建議可參考“WIN 0.15um PHEMT佈局驗證使用手冊”。 下載路徑：TSRI首頁 - 製程服務 - 技術資料 - 應用文件 文件編號：CIC-CIS-2008-MA33_P_v3.0 WIN晶圓廠將於2018年開始不再針對所屬製程之Diva DRC Rule File進行維護及更新，已逐漸要求使用者將電路佈局驗證平台轉至Cadence Assura DRC/LVS (i.e. Golden Rules)，該軟體除了能有效檢查完整的佈局規則，更能減少下線申請後因WIN技術端進一步檢驗而需往返修改佈局的機率，以增進整體WIN相關製程(P15/GaN25)下線效率。 P15製程注意事項(2/2) TSRI CONFIDENTIAL - * - P.* Return to Outline GaN25製程注意事項 ?如有GaN25製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@.tw ，電話：03-5773693 ext.7201 TSRI CONFIDENTIAL - * - P.* Return to Outline GaN25製程前瞻性晶片面積限制如下： (共計10種，其餘面積大小概不受理!) 1mm*1mm / 1mm*2mm / 1.5mm*1mm / 1.5mm*2mm / 2mm*1mm 2mm*2mm / 2.5mm*1mm / 2.5mm*2mm / 3mm*1mm / 3mm*2mm 當佈局時，請務必將Chip Street加入佈局中(WIN Standard Cell Library有提供；意謂可佈局區域範圍為Chip Street內部)，目的為用以保留晶片切割道，其左下角需對準原點(0,0)且晶片整體佈局應座落在第一象限，同時必須符合上述之固定晶片面積。 若有使用含Gate元件，因晶圓廠製程之Wafer有晶格方向性要求，所以請勿將含Gate元件佈局呈現90?或270?垂直旋轉。 為確保佈局圖檔(GDS File)轉換輸出之正確性，建議佈局設計軟體儘可能利用Cadence Virtuoso Layout Editor來進行電路佈局繪製。 由於GaN25製程PDK主要提供ADS與MWO電路設計驗證平台，於晶片佈局時雖可