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基于VHDL的数字频率计的设计与实现 王戎丞等:基于VHDL雯姿让退让星塞 基于VHDL的数字频率计的设计与实现 王戎丞，陈可中，明鑫 (广西大学物理科学与工程技术学院广西南宁530004) 摘要:介绍一种基于VHDL的采用自顶而下(uptobottom)设计方法实现的数字频率 计?该设计方法与传统的设计 方法相比，具有外圉电路简单，程序修改灵活和调试容易等特点.特别是在设计的 初期阶段可以通过软件仿真来预知设计 方案的可行性，便于及时的调整设计方案，避免了传统方法中到项目开发的后期才 发现方案不妥，从而造成人力物力的 浪费?同时，在本设计中用到的CPLD器件运行稳定可靠，可反复擦写，便于系统的 维护与更新. 关键词:VHDL;EDA;频率计洎顶而下 中图分类号:TP312文献标识码:B文章编号:1004—373X(2005)15 — oOo—03 DesignandRealizationofDigitalFrequencyCounterBasedonVHDL WANGRongcheng,CHENKezhong,MINGXin (CollegeofPhysicsScienceandEngineeringTechnology5GuangxiUniversity?Nanning,53 0004,China) Abstract:Thedesignmethod,whichrealizesdigitalfrequencycounterofuptobottombasedo nVHDLisintroduced.Comparing withtraditionaldesignmethod.thisdesignmethodhascharacteristicsofsimpleperipheralcir cuit.easymodificativeprocedureand debugs.etc.Especiallyitcancomeandforeseefeasibilityofthedesignprojectthroughthesoft warewaytoimitatethetruemodeinthe designsearlystage,benefitthepromptadjustmentofthedesignproject,andavoidfindingthep rojectimproperthuscausesthe emergenceofsuchasituationofwasteofthemanpowerandmaterialsuntilwhattheprojectisd evelopedlaterstageinthetraditional methodMeanwhiLe,CPLDdevicewhichisusedinthedesignrunssteadyandreliable,andca nbeerasedandwrittenrepeatedlyjtalso benefitssystematicmaintenanceandupdate.. Keywords: VHDL;EDA;frequencycounter;uptobottom 从以前的无线电技术到单片机，直到现在的EDA(电 子设计自动化)技术，电子设计的方法发生着翻天覆地的变 化?在信息技术高速发展的今天,FPGA/CPLD器件的频繁 使用，以及 VHDL(VeryHighSpeedIntergnitedCircuit HardwareDescriptionLanguage,超高速集成电路硬件描 述语言)语言在电子系统设计屮的应用使电子系统的硬件 设汁实现了软件化?因此电子设计的理念从传统的至底向 _t(downtoup)变为至顶向下(uptodown),使设计的 方式更灵活，大大提高了效率，缩短了开发周期?本文介绍 了基于CPLD器件通过VHDL语言的数字频率计的设计. 1测频原理 测频法就是在确定的闸门吋间丁，内，记录被测信号 的变化周期数(或脉冲个数)N,则被测信号的频率为： f—N/T- 测周期法需要有标准信号的频率，在待测信号的一 收稿口期：2005 -叫?05 基金项目:广西大学设备处实验课独立设课项目”电子技术实 验序号:10;广西教育科学”十五”规划重点资 助课题”电子技术实验教学改革研究 (2001A013);广四教育科学叶五规划课题”电 子技术实验教学新体系的探讨“(2003B15). 102 个周期丁内，记录标准频率的周期数IV,则被测信号的频 率为： }—t—|N — 因此应采用通过对单位时间(Is)内对被测对象的脉 冲数的测定来换算出频率值?木频率计的主体框图如图1 所示. 图1系统构成框图 主控部分，控制产生各种时序，协调各功能模块工作. 计数器由8个十进制计