第7章-宏模块(库).pptVIP

7.1 LPM计数器模块调用 7.1.2 LPM计数器程序与参数传递语句 其他的算术宏 7.2 通信及数字信号处理宏 逻辑门库 I/O模块库 ATLPLL运用 建立时钟1 时钟3的建立 仿真的结果 参数化PLL的建立.1 1.建立顶层文件：PLL_TOP 参数化PLL的建立.2 参数化PLL的建立.3 建立pll;c0/c1/e1 乘法器的使用（其他的雷同） ？位 * ？位选择 符号的选择？ 使用的时钟及清除、使能选项 仿真及结果 7.3 Memory--存储器库 7.4 时序电路 7.5 Primitives库 * * * * 第7章 宏模块 EDA工具应用深入 * * 7.1 LPM计数器模块调用（宏应从魔术棒加入，否则无功能程序） 定制过程！！ * * 7.1.2 LPM计数器程序与参数传递语句 * * 7.1 LPM计数器模块调用 7.1.2 LPM计数器程序与参数传递语句 以译码器为例仿真 以锁相环为例 建立时钟1. 注意：复位是低电平有效 高电平锁定 耗时4个时钟才能建立输出时钟 建立时钟1. 相位锁相环 相位锁相环选择 时钟2的建立 还有NCO数控振荡器，但需要购买 module PLL_Top( clk, button, clk_reg, s_clk_reg, q_clk_reg, s_clk, q_clk, trig_clk ); input clk, button; output s_clk, s_clk_reg; output q_clk, q_clk_reg; output trig_clk, clk_reg; MyPLL m1 (.inclk0(clk), .c0(s_clk), .c1(q_clk), .c2(trig_clk)); MyPLLReg m2 (.trig_clk(trig_clk), .clk(clk), .button(button), .s_clk(s_clk), .q_clk(q_clk), .clk_reg(clk_reg), .s_clk_reg(s_clk_reg), .q_clk_reg(q_clk_reg)); endmodule 建立时钟产生文件 module MyPLLReg(trig_clk, // from PLL output c2 (100Mhz) clk, // from PCB clock (50Mhz) button, // reset signal for registers s_clk, // from PLL output c0 (12.5Mhz) q_clk, // from PLL output c1 (25Mhz) clk_reg, s_clk_reg, q_clk_reg); input button; input trig_clk; input clk; input s_clk,q_clk; output clk_reg, s_clk_reg, q_clk_reg; reg clk_reg, s_clk_reg, q_clk_reg; always @(posedge s_clk) if(!button) s_clk_reg = 0; else s_clk_reg = ~ s_clk_reg; always @(posedge q_clk) if (!button) q_clk_reg = 0; else q_clk_reg = ~q_clk_reg; always @(posedge trig_clk) if (!button) clk_reg = 0; else clk_reg = clk; endmodule 建立一个乘法器 都是重点 *