8086X8088 CPU 引脚及工作模式.ppt

地址锁存器8282内部结构 8282 DI 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 DO 1 DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 D Q DO CLK DI 0 0 STB OE 地址锁存器8282引脚信号 STB DI0 DI1 直通 保持 高阻 DO0 DO1 DO 0 DO 1 DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 STB V CC 8282 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 DI 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 OE GND DI 0 OE 74LS373的功能与8282相同 地址锁存功能 STB为高电平期间，输出等于输入；为下降沿时，输出锁存，与输入无关 ALE为8088/8086地址锁存允许, 高电平有效, 输出,复用线上出现地址时为高电平 锁存器的DI0-DI7与CPU的地址/数据复用线相连，STB与ALE相连。ALE为正脉冲时，输出地址；为低电平时，输出锁存，与数据无关 OE为有效电平（低电平）时，正常输出；为无效电平（高电平）时，输出高阻 双向数据收发器8286内部结构 A 0 B 0 8286 OE T A 1 A 2 A 3 A 5 A 4 A 6 A 7 B 1 B 2 B 3 B 5 B 4 B 6 B 7 OE T 传送方向 0 1 Ai→Bi 0 0 Bi→Ai 1 1 高阻状态 1 0 高阻状态 功能表 双向数据收发器8286引脚信号 B 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 OE GND B 1 B 2 B 3 B 4 B 5 B 6 B 7 T V CC A 0 8286 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 双向数据总线收发器 两方面的功能 ⑴、三态输出直接驱动总线 ⑵、具有数据收和发两个方向的传输、隔离控制功能。 常用芯片：Intel8286，Intel8287和74LS245 8286输入输出同相 8287输入输出反相 74LS245的功能与8286相同 最小模式的简化连接 最小模式下8086与8282的连接 最小模式下8086与8286的连接 最小模式总线连接 8086总线时序 时序图：描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图 总线周期：执行一个总线操作所需要的时间 一个基本的总线周期通常包含 4 个T状态 典型的总线周期示意 读周期——总线读操作（对存储单元或I/O端口） 写周期——总线写操作（对存储单元或I/O端口） 中断响应周期——中断响应操作 空闲周期——总线空操作 最小模式下存储器或I/O的读周期时序 CLK T1 T2 T3 T4 A19~A16/S6~S3 M/IO AD15~AD0 ALE S6 ~ S3 A15 ~ A0 D15 ~ D0 低：I/O 高： M A19~A16 RD DEN DT/R BHE/S7 BHE S7 最小模式下存储器或I/O的写周期时序 CLK T1 T2 T3 T4 A19~A16/S6~S3 M/IO AD15~AD0 ALE S6 ~ S3 A15 ~ A0 D15 ~ D0 低：I/O 高： M A19~A16 WR DEN DT/R BHE/S7 BHE S7 等待态Tw的插入 CLK T1 T2 T3 T4 A19~A16/S6~S3 M/IO AD15~AD0 ALE S6 ~ S3 A15 ~ A0 D15 ~ D0 低：I/O 高： M A19~A16 RD BHE/S7 BHE S7 TW READY 最小模式下的时序操作小结 一个基本总线周期由T1~T4组成； T1状态：ALE、M/IO、DT/R有效，分时复用线上传送地址信息； T2状态：RD、WR、DEN信号有效。对读操作，数据线呈高阻；对写操作，直接出现输出数据； T3状态：在T3的前沿检测READY，若有效，则读操作出现输入数据；若READY无效，持续其他各控制信号，加入若干个等待态Tw，并在每个Tw前沿继续检测READY，直至READY有效为止； T4状态：接收数据，将各控制信号驱动为无效，进入无源状态，为下一个总线周期做好准备。 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行指令MOV AL,[BX]的时序图T1 1.IO/M变高，CPU将对内存进行操作 2. A19~A0上出现地址信号0011 0101 0000 0000 1100 3. ALE上出现正脉冲信号 4. DT/R变低，数据收发器处于接受状态 A