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综合与仿真 综合(Synthesis) 什么是综合(Synthesis)? 集成电路设计过程中设计描述的一种形式向另一种形式的自动转换和优化的过程，一般通过综合器进行。 综合可以在集成电路设计的多层次进行，如门级综合：把高级硬件描述语言转换成门级的网表；版图级综合：硬件的中间层次描述转换为几何版图级描述等。 为什么要综合？ 由于设计项目的复杂度越来越大，参与设计的人员越来越多 HDL语言描述可以在设计过程的初始阶段就进行功能的仿真和验证 HDL语言可以利用类型判断等规则在设计之初就防止出错 采用现有的综合器可以实现性能优良的逻辑综合，极大提高效率 便于在各种具体实现工艺之间的转换 综合 综合器是独立于具体设计工艺的 综合器很难得到硬件设计的所有实现方案，不可能得到最优的方法 不同的综合器对相同的HDL描述可能得到不同的结果 对HDL的支持程度依赖于综合器 常用的综合器 Synopsys Design Compiler FPGA Express Altera MAX－plus II Altera Quartus XILINX Foundation、ISE ACTEL SYNPLIFY 面向综合的设计 面向综合的设计 面向综合的设计 面向综合的设计 面向综合的设计 面向综合的设计 可综合设计代码风格总结 对希望形成组合逻辑的if块和case语句，要完整地描述其各个分支，避免形成锁存