EDA简易数字频率计设计说明书.doc

. . . . . . 唐 山 学 院 EDA课 程 设 计 题 目 简易数字频率计设计 系 (部) 信息工程系 班 级 12自动化 姓 名 陈帅 学 号 4120219124 指导教师 郭耀华 2014 年12月 21日 至 12 月 26 日 共 1 周 2014年 12 月 26 日 目 录 TOC \o 1-3 \h \z \u 1 引言 1 2 实验 2 2.1 实验原理 2 2.1.1基本原理 3 2.1.2原理框图 3 2.2各模块程序的设计 3 2.2.1分频定时模块的设计 3 2.2.2待测信号计数模块的设计 4 2.2.3显示编译模块的设计 8 2.2.4顶层模块的设计 12 .2.2.5 封装图 15 2.2.6.引脚锁定 15 4 结论 17 参考文献 18 附 录 19 . 1 引言 数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统简化，提高整体的性能和可靠性。采用VHDL编程设计的数字频率计，除了被测信号的整形部分，键输入和数码显示以外，其他都在一片FPGA上实现，从而让整个系统非常精简，让其具有灵活的现场更改性，在不改变硬件电路的基础上，进一步改进提高系统的性能，使数字频率计具有高速，精确度高，可靠性强，抗干扰等优点，为数字系统进一步的集成创造了条件。传统的硬件设计采用自下至上(bottom_up)的设计方法。这种设计方法在系统设计的后期进行仿真和调试,一旦考虑不周,系统设计存在较大缺陷,就有可能要重新设计系统,使设计周期大大增加。现代硬件设计利用电子设计自动化(EDA)技术,采用并行工程和自上至下(top_down)的设计方法,从系统设计入手,在顶层进行功能方框图的划分和结构设计,在方框图一级进行仿真和纠错,并用vhdl等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现是专用集成电路(ASIC)。Vhdl即超高速集成电路硬件描述语言,主要用于描述数字系统的结构、行为、功能和接口。vhdl对设计的描述具有相对独立性,因此设计者可以不懂硬件结构,降低了硬件电路设计难度。以4位十进制数字频率计的设计来说明vhdl语言在现代硬件设计中的应用。信号频率计的测量有测频法和周期测量法。本文采用测频法,即直接计算每秒钟内信号脉冲的个数。 2 实验 2.1 简易数字频率计设计原理 设计内容： （1）设计四位十进制的简易数字频率计，对1HZ-10MHZ的方波信号进行测量； （2）测量的方波频率值要在4位数码管上进行显示； （3）根据不同的待测方波信号，频率计分为4个量程进行测量，四个量程分别为乘 1乘10，乘100，乘1000量程。 （4）此频率计要设有一个整体复位控制； 2.1.1基本原理 数字频率计的主要功能是测量周期信号的频率。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。 频率是单位时间（1秒）内方波信号发生周期变化的次数。在给定的1秒时间内对方波信号波形计数，并将所计数值显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，然后通过计数器计算这一段时间间隔内的方波脉冲个数并显示出来。这就是数字频率计的基本原理。 脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为f＝N／T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。本设计要求基准时钟的频率为1HZ，所以需要分频设计产生脉宽为1秒的脉冲。再利用这个脉宽为1秒的脉冲计数，计数器所记录的结果，就是被测信号的频率。因为待测方波信号的频率在1HZ-10MHZ，所以仅用四位7段数码管无法完全正确显示，所以需要选择恰当的量程来显示待测风波信号的频率，当量程选择不当或者频率超出10MHZ时，用一个LED灯点亮来警告测量有错误。 2.1.2原理框图 本设计要求用基准时钟信号（f=1HZ）的控制完成对1HZ-10MHZ的方波信号进行测量，使得所