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实验一：8位全加器
实验步骤
1、熟悉QUARTUSⅡ集成开发环境；
2、熟悉GW48-PK2型FPGA实验箱；
3、编写8位全加器的VerilogHDL源代码；
4、完成计算机模拟功能仿真；
5、下载到AlteraACEXEP1K30中，使用实验箱完成硬件验证；
6、完成实验报告
实验要求
8位全加器
输入：Clk,Rst_,In1,In2,Cin
输出：Count,Sum
1.实验代码如下：
moduleadder_8(Cout,Sum,In1,In2,Cin,Rst_,Clk);
input[7:0]In1,In2;
inputClk,Rst_,Cin;
output[7:0]Sum;
outputCout;
reg[7:0]Sum;
regCout;
always@(posedgeClk)
begin
if(!Rst_)
begin
Sum=8b0000_0000;
Cout=1b0;
end
else
{Cout,Sum}=In1+In2+Cin;
end
endmodule
2.实验仿真截图如下：
（1）无输出进位的仿真截图：
说明1：此图中，由于加数和被加数都比较小，导致高位没有进位。
此图中，输入低位进位设为总为1，所以和总是比两个加数直接相加所得结果大1。
只有时钟脉冲上升沿到达时，此之前的加数相加在复位端为高电平时所加和才不为零，其他所加结果都为零。
而且在图中，采集频率要比时钟频率高，也即加数和被加数及所加的和的数字采集时间要比时钟慢。如图中，时钟的周期是10ns，数字采集周期是20ns,所以图中和的结果总是比加数有延迟。
（2）有输出进位得仿真截图：
说明2：此图中，由于加数和被加数都比较大，所以有输出进位。
图中低位进位与（1）图相比，有0又有1，所以结果也和（1）中略有不同。
只有时钟脉冲上升沿到达时，此之前的加数相加在复位端为高电平时所加和才不为零，其他所加结果都为零。
且和（1）中一样，图中，采集频率要比时钟频率高，也即加数和被加数及所加的和的数字采集时间要比时钟慢。时钟的周期是10ns，数字采集周期是20ns,所以图中和的结果总是比加数有延迟
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