allegro等长设置总结.doc.pdfVIP

对于专业的PCB layout 人员，等长的置自然如家常小菜般常见而对于一些硬 程师，由于不常 lay 比较复杂PCB 般，通常又要忙些其他的事情，在一块儿就涉及 的比较少了，不熟悉等长的置就显得一点儿也不奇怪了而有时，衡性比，硬 程师感觉没必要把一些简单的高速外包，就亲自操刀，时就会遇到各种他们感觉很奇怪 的问题曾过几个客户，他们都向请教过一个问题allegro 怎置等长当 时向他们讲解如何操作，根据来馈的结果，貌似效果不好于是就准备亲自动手整理一 篇相对比较全的等长置文档，希望次碰到客户需求时，篇文档能搞定等长置的问题 开始之前，先说一什置等长方面的理论，并没有深入地探究过，只知其 然数逻辑中，数据的传输是按规定的时序进行的，信号在传输线有自己的延时，如果 信号线长度差别较大，对应的延时就会有较大的差别，时信号间时序可能会紊乱，导芯 不能常收发数据简单的说，信号线间的等长控制，就是了时序的配在计中， 比较常见的就是信号线和时钟之间的误差关于误差值，再探讨一接来进入题 需要控制等长的信号线，绝不是一根，样们可根据情况进行分类处理里 DDR2 例，介绍如何通过BUS 来置等长束打开CM，进行电气规置，如图 想必个计者，哪些信号应分在一组，自己应心里很清楚在们打开 CM 的 电气规，先进行分组，如的案子，有两DDR2，就把数据线8 根分一组，然在 加组信号的数据锁信号和掩码信号关于BUS 的置操作，如图 简单说一骤选中信号右键选择create接着选择菜单中的BUS 接来会 弹一个对话框，如图在BUS 栏中填合适的称，点OK 就完了BUS 的建 如果建BUS ，发现某一个信号或者几个信号漏选了，时再把它们添加进才的 BUS 就可了如图 样会弹对话框，如 如就完了BUS 的建个人认在里对信号建BUS 进行分，显得更加有条理 接着置等长规，里先介绍一种比较直接的方法 1. 选中才建的BUS 称，右键点SiXplorer…弹如的信号拓扑模型 2. 在个模型界面，进行置 3. 弹如的对话框，在其中进行置 先选中图1指向的按钮Rel Prop Delay 然在rule name 处命一个称，From 和To，面显示的也有，就是要做等长的 信号线的两个点，分别点选择，自动添加到From 和To. 接来的选择可参考图中所示Delta 和Tolerance 就是误差长度，如0mil 和25mil， 在绕等长时，可把最长的和最短的信号线控制在50mil，信号线和参考基准信号线 间的误差都会控制在负25mil 内两个值可根据实际情况来更改 最需要的操作分别点 Add—Apply—OK.然就会回到那个模型的界面， 在把才置的更新到CM 就行了Fileupdate CM. constraint manager 接来再指定参考基准信号线，就基本完了