静态时序分析05报告.pptVIP

* * * 时序优化方法-Ritiming * 时序优化方法-Pipeline * 主流工具 Synopsys公司的PrimeTime主要用于全芯片的IC设计，PrimeTime是业界最流行的分析工具 各FPGA厂商的工具均提供静态时序分析功能，FPGA的静态时序分析比IC简单 * Timing Analyzer Altera公司的QuartusII自带的静态时序分析工具，可以进行： 时序路径的时延分析（Delay Matrix） 建立/保持时间分析（Setup/Hold Matrix） 同步逻辑性能（Registered Performance） * Timing Analyzer * Timing Analyzer * Timing Analyzer * Timing Analyzer * PrimeTime PrimeTime是Synopsys的静态时序分析工具，为业界标准，占据最大的市场份额 PrimeTime是数字ASIC设计的sign-off必选工具，受到所有EDA工具和IC厂家的支持 FPGA逻辑静态时序分析，仅用到PrimeTime的一小部分功能 * Report术语 Arrival Time-信号到达时间 表示实际计算所得的信号到达逻辑电路中某一点的绝对时间，等于信号到达某条路径起点的时间加上信号在该条路径上的逻辑单元间传递延时的总和 Required Arrival Time-要求到达时间 简称RAT，表示要求信号在逻辑电路的某一特定点处的到达时间 Slack-余量 表示在逻辑电路的某一特定点处要求到达时间与实际到达时间之间的差。Slack值表示该信号到达的太早或太晚 * PT过程 PrimeTime做STA分四步流程： 1、读入设计及库 2、约束设计 3、指定延迟计算信息 4、静态时序分析和报告 * 1、? ? 建立设计环境-? ? 建立搜索路径（search path）和链接路径（link path）-? ? 读入设计和库 -? ? 链接顶层设计-? ? 建立运作条件、连线负载模型、端口负载、驱动和传输时间 2、? ? 说明时序声明（约束）-? ? 定义时钟周期、波形、不确定性（uncertainty)和滞后时间(latency)-? ? 说明输入、输出端口的延时 3、? ? 说明时序例外情况（timing exceptions）-? ? 多周期路径（multicycle paths）-? ? 不合法路径（false paths）-? ? 说明最大和最小延时、路径分割（path segmentation）和失效弧（disabled arcs） 4、? ? 进行分析和生成报告-? ? 检查时序-? ? 生成约束报告-? ? 生成路径时序报告 * * PrimeTime 建立时间检查 clock delay1- clock delay2+max data path+tSU≦clock period Max data path是寄存器的tCO加上寄存器间的组合逻辑延迟 * 建立时间检查 clock delay1=0ns clock delay2=0ns max data path=tco+path delay=1.449ns+0.258ns=1.707ns 若T=4ns,则slack=4ns-1.707ns=2.293ns * 建立时间检查 * PrimeTime 保持时间检查 clock delay1-clock delay2+min data path -tH≧0 * 保持时间检查 clock delay1=0ns clock delay2=0ns min data path=tco+path delay=1.449ns+0.258ns=1.707ns intrinsic hold time=1.284ns 则slack=1.707ns-1.284ns=0.493ns * 保持时间检查 * 问题 三个阶段时序分析有何不同？ Design Entry Synthesis Timing Place Timing Route Timing 区别？ * 综合后STA 建立时间不符合-重新设计 保持时间不符合-此处修改或布局后修改（根据大小） 采用的统计线载模型 时钟扇出和时钟翻转固定 * 布局后STA 布局工具将关键单元彼此靠近放置用以最小化路径延迟 修改保持时间违例（或根据违例程度选择布线后修改） 插入了时钟树（clock tree，CT），改变了原有设计 * 布线后STA 加入寄生电容和RC连线延迟 修正保持时间（插入缓冲器） 最接近实际情况 * 需要掌握的部分 流程图和相对应的文字说明 静态时序分析的概念、目的