模拟与数字电路第7章组合逻辑电路.ppt

图7-3-18一位数值比较器的逻辑电路图 可得到两个4位二进制数数值比较器的真值表，如表7-3-11所示。 2.多位数值比较器 表7-3-11 4位数值比较器的真值表 由输出函数逻辑表达式可以画出该4位二进制数数值比较器的输出逻辑电路图，如图7-3-19（a）所示。 该电路就是74LS85 4位二进制数数值比较器的逻辑电路图，图7-3-19（b）为74LS85的逻辑符号图。 图7-3-1974LS85的逻辑电路图及逻辑符号图 7.3.5算术运算电路 1.一位加法器 （1） 半加器 半加，是指只考虑本位两个一位二进制数相加，而不考虑来自低位的进位的运算。实现半加运算的逻辑电路称为半加器。 假定两个一位二进制数Ai和Bi为加数，Ai和Bi进行半加运算，半加和为Si，向高位的进位用Ci表示。 按照二进制数的加法运算规则可得到半加器的真值表如表7-3-12所示。 表7-3-12半加器真值表 图7-3-20半加器逻辑电路及逻辑符号 全加，是指本位两个一位二进制数相加时，还要考虑来自低位的进位的运算。实现全加运算的逻辑电路称为全加器。 假定来自低位的进位用Ci-1表示，两个一位二进制数Ai和Bi进行全加运算，按照二进制数的加法运算规则可得到全加器的真值表如表7-3-13所示。 （2） 全加器 表7-3-13全加器真值表 由输出逻辑表达式可以画出全加器的逻辑电路图，如图7-3-21所示。 图7-3-22（a）是全加器中规摸集成组件74LS183的逻辑电路。 图7-3-22（b）是全加器的逻辑符号，其中CO代表进位输出Ci ，CI代表来自低位的进位Ci -1。 图7-3-21全加器逻辑电路 图7-3-2274LS183的逻辑电路及逻辑符号 要实现两个多位二进制数相加，根据进位信号连接方式的不同，多位加法器可分为串行进位加法器和超前进位加法器。 （1） 串行进位加法器 由于两个多位二进制数相加时每一位都是带进位相加的，所以可使用全加器。 4个全加器按串行进位组成的4位串行进位加法器逻辑电路，如图7-3-23所示。 2.多位加法器 图7-3-23四位串行进位加法器 （2） 超前进位加法器 按照上述原理构成的4位超前进位加法器74LS283的逻辑电路图及逻辑符号图示于图7-3-24。 7-3-24 4位超前进位加法器74LS283的逻辑电路及符号图 7.3.6奇偶校验器/发生器数字信息 有奇偶校验能力，又能产生奇偶校验的电路称为奇偶校验器/发生器。 假定输入变量A、B、C是3位有效信息码，PO为奇校验输出函数，PE为偶校验输出函数。其真值表如表7-3-14所示。 1.奇偶校验原理电路 按照上述原理构成的4位超前进位加法器74LS283的逻辑电路图及逻辑符号图示于图7-3-24。 表7-3-14三变量奇偶校验真值表 图7-3-25三变量奇偶校验电路 图7-3-26所示为中规模9位奇偶校验器/发生器74LS280的逻辑电路和逻辑符号图。 2.中规模奇偶校验电路74LS280 图7-3-2674LS280的等效逻辑电路及逻辑符号 二—十进制译码器的逻辑功能是将四位BCD的十组代码翻译成十组高、低电平输出信号，代表十进制数码。 图7-3-9所示是二—十进制译码器74LS42的逻辑电路图。 该译码器又称为4线—10线译码器。 2.二—十进制译码器 图7-3-974LS42的逻辑电路图 根据图7-3-9写出译码器输出逻辑函数的逻辑表达式： 由上式列出74LS42译码器的逻辑功能如表7-3-5所示。 表7-3-574LS42译码器的逻辑功能表 在数字系统中，常常需要将某些数字或运算的结果显示出来。 数字显示电路通常由译码器、驱动器和显示器三部分组成。 目前常用的显示器有半导体数码管和液晶显示器两种。 我们以半导体数码管为例，介绍显示器的基本工作原理。 图7-3-10所示为半导体数码管的等效电路图和逻辑符号图。 3.显示译码驱动器 图7-3-10半导体数码管的等效电路图及逻辑符号图 这种数码管的每个线段都是一个发光二极管（简称LED管），7个发光二极管排列为七段（a～g）组合字形，逻辑符号如图7-3-10（b）所示，因此也称为LED数码管或LED七段显示器。 常用的组合字形如图7-3-10（c）所示。 图7-3-10（a）所示的七段发光二极管的阴极是连在一起的，而七段发光二极管的阳极是独立的，属于共阴极类型。 为了使用方便，也可将七段发光二极管的阳极