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2019-12-09 发布于河北
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CORDIC算法VHDL实现.doc

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CORDIC算法VHDL实现

LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.STD_LOGIC_UNSIGNED.all; ENTITY cordicCOS_SIN IS PORT ( clk :IN std_logic; deg_in :IN std_logic_vector (13 downto 0); cos :OUT std_logic_vector(15 downto 0); sin :OUT std_logic_vector(15 downto 0) ); END cordicCOS_SIN; architecture rlt_cordicCOS_SIN of cordicCOS_SIN is constant c1:std_logic_vector(13 downto 0):=CONV_STD_LOGIC_VECTOR(4096,14); constant c2:std_logic_vector(13 downto 0):=CONV_STD_LOGIC_VECTOR(2048,14); constant c3:std_logic_vector(13 downto 0):=CONV_STD_LOGIC_VECTOR(1209,14); --arctan(1/2) constant c4:std_logic_vector(13 downto 0):=CONV_STD_LOGIC_VECTOR(639,14); --arctan(1/4) --constant x0:std_logic_vector(15 downto 0):=CONV_STD_LOGIC_VECTOR(19895,16); signal x0 :std_logic_vector(15 downto 0); signal y1,x1 :std_logic_vector(15 downto 0); signal y2,x2 :std_logic_vector(15 downto 0); signal y3,x3 :std_logic_vector(17 downto 0); signal y4,x4 :std_logic_vector(19 downto 0); signal p1,p2,p3,p4 :std_logic_vector(13 downto 0); begin x0 = conv_std_logic_vector(26980,16); ---------------------------------step 1------------------------------------ process(clk) begin if rising_edge(clk) then if deg_in(13) =1 then y1 = x0000 -x0; else y1 = x0; end if; end if; end process; process(clk) begin if rising_edge(clk) then x1 =(others =0); end if; end process; process(clk) begin if rising_edge(clk) then if deg_in(13) =1 then p1 = deg_in + c1; else p1 = deg_in - c1; end if; end if; end process; ---------------------------------step 2------------------------------------ process(clk) begin if rising_edge(clk) then if p1(13) =1 then y2 = y1 - x1; else y2 = y1 + x1; end if; end if; end process; process(clk) begin if rising_edge(clk) then if p1(13) =1 then x2 = x1 + y1; else x2 = x1 - y1; end if; end if; end process; process(clk) begin if rising_edge(clk) then if p1(13)