专用集成电路设计2010(6).pptVIP

专用集成电路设计 授课教师：张立文 电子信息工程学院 例1、如下图所示，该电路的N逻辑块由5个管子组成，而PMOS管只有一个。 当输出为“0”时， PMOS管有电流流过， 因而存在直流功耗。 其直流功耗为PMOS管的电流与电压的乘积， 即 ——提出了一种动态CMOS电路。管子数比全互补型CMOS少，静态功耗也比NMOS电路小。 具体是：在NMOS逻辑块下面增加一个NMOS开关管， 而且与PMOS一起由时钟控制其导通或截止， 形成了所谓的“求值管”和“预充电管” 。 3. 动态CMOS电路存在的问题 主要是： (1) 输入变量只能在预充电期间变化， 而在求值阶段必须保持稳定。 (2) 由于存在分布电容，产生了电荷再分配问题， 而使输出高电平下降， 容易造成逻辑混乱和错误。 (3) 多级不能直接级联。 若将动态CMOS电路多级级联， 则容易产生逻辑混乱。 如下图，该电路的输出为： 1. 多米诺逻辑电路——加反相器隔离 ? 为克服普通动态CMOS电路不能直接级联的问题， 可以在第一级的输出和第二级的输入之间插入一级反相器做缓冲级， 将两级隔离开， 如图所示。 流水线电路存在一个“时钟竞争”问题。 假如时钟CLK与CLK 由于某种原因(如布线延迟)产生偏移(Skew), 如图 4-49 所示，则有一段时间CLK与CLK 都为“1”或 “０”， 那么，图4-48中两个传输门将同时导通，形成数据“直通”。这种问题当时钟偏移大于逻辑块内部延迟时更为严重。解决的方法之一：采用无竞争逻辑。 无竞争逻辑中的一级由三部分组成，见下图：N型动态CMOS电路，P型动态CMOS电路和C2MOS电路。 C2MOS电路是钟控反相器，当 φ=1时，有信号输出; 而 φ=0时， 信号被锁存在电路中不能输出，输出呈高阻态， 是三态门 这种流水线结构无竞争现象是有三项措施保证的： (1) 在每级内部，采用N-P逻辑块交替级联，或同类逻辑块加反相器级联，克服了每级内部延迟而造成的竞争问题， 实现了多米诺逻辑功能。 (2) 每级的输出都由C2MOS锁存器隔离，防止与后一级产生竞争。 (3) φ求值级与φ 求值级交替级联，φ级求值结果一直可以保持到后级数据传送阶段的结束，而锁存信息不会受到预充电的干扰，也不会受到输入变化的影响，即使 φ与 φ 是全“1”或全“0”，也不会影响结果。 缺点：电路复杂，时钟线较多。 采用真单相时钟无竞争逻辑电路，减少时钟线。 2. “真单相时钟”无竞争逻辑 要做到“真单相时钟”，必须去掉φ。φ主要出现在C2MOS中，如图a。 对图(b)电路，输入 Ui=“1”，NMOS管导通，Uo=“0”，而不受φ的控制，起不到钟控锁存的作用。 对图(c)电路，输入Ui=“0”,使PMOS管导通，输出Uo=UDD,也不受φ的控制。可将两级相同的单相C2MOS电路级联，其功能与有φ的C2MOS电路是一样。 * 河南科技大学 2009-10-23 4.4 改进的CMOS逻辑电路 在全互补型CMOS电路中，PMOS管和NMOS管数目必须相等，而实际上，电路的运算关系仅决定于NMOS管组成的逻辑块， PMOS管仅起到一个“非”的作用。 而且，每个输入都并联一对PMOS管和NMOS管，使输入电容增加，影响工作速度。 4.4.1 伪NMOS逻辑(Pseudo-NMOS Logic)电路 伪NMOS逻辑电路由一个NMOS逻辑块和一个PMOS管组成。 所用管子数为： 管子数=输入变量数+1 （a）伪NMOS逻辑电路框图 管子个数=输入变量数×2 (b) 全互补CMOS集成门电路 如图(b)所示， 伪NMOS或非门只需3个管子， 而且PMOS管是固定偏置。 不管A、 B是“0”或“1”， PMOS管一直导通。 因为PMOS管衬底接UDD， 所以PMOS管和NMOS管均无衬底调制效应。 1. 伪NMOS 2输入或非门 (b) 伪NMOS或非门 (a) 全互补或非门 2. 用伪NMOS实现复杂的逻辑关系 该电路为5变量输入，如果用全互补逻辑电路, 则需10个管子； 而用伪NMOS逻辑电路, 只需要6个管子。 图 4-40 7变量输入 (a) 电路图； (b) 等效逻辑图 例2、 如图