DRAM制造工艺设计.ppt

DRAM在VLSI半导体产品中产量最高，并且在半导体工业中DRAM是最具竞争力的市场之一。尽可能的增加每个晶圆上芯片的数量，提高成品率，同时尽量降低工艺的复杂性和成本对DRAM厂商来说是必要的。通常来说，对低成本工艺的需求导致DRAM晶体管的性能滞后于那些高性能的逻辑线路。厂商通过改变DRAM的结构来尽量满足近年市场对更高性能的DRAM的需求。 DRAM价格下降和价格波动 相关芯片尺寸的缩小是使DRAM的均价可以持续不断的降低的唯一办法。在最近几年，厂商不再对市场引进下一代DRAM产品，而是利用新一代DRAM产品的技术发展来减小已经批量生产的DRAM芯片的尺寸。 随着新一代DRAM容量的增大，DRAM芯片尺寸在不断增加 DRAM存储器单元由一个MOS和一个储存电荷的电容器构成。它利用这个电容器上的电荷的有无来记忆1bit信息。记忆电容器需要一定的电容值，不过为了缩小存储器单元面积和提高记忆密度，重要的是减小记忆电容器在硅上所占的面积，因此电容器的结构从最初的平面型电容器发展到深槽电容器和堆叠电容器等。深槽电容器的思想是在硅衬底上开出深槽，在其侧面形成电容。堆叠电容器是在硅表面上形成像高层建筑那样的结构，它可以有效地利用芯片面积，但是这种结构会使工艺变得复杂，从而增加了成本。 平面型 深槽型 堆叠型 衬底基板深槽型 电容器在位线上方的堆叠型 以目前DRAM发展的趋势，不论是深槽式电容器或堆迭式电容器都已证明可以用在1G／4G DRAM制造上。只是在量产时的优良率及制程稳定性仍有待观察。比较这2种不同技术所发展出来的DRAM结构，不难发现深槽电容器记忆体所具有的发展潜力：　　（1）堆迭电容器DRAM在1Gb 以上必须使用的新介电材料，会迁动一连串新设备的开发，包括蚀刻、清洗、及沉积设备。投资庞大，增加半导体厂的风险。深槽式电容器DRAM的深槽蚀刻是现有技术的延伸，可以立即在现有厂房中更换部分设备，快速进入量产。　　（2）深槽电容器的制程整合相对单纯，所需光罩数目较少。由于电容器在电晶体形成之前已深埋于硅圆表面以下1～2μm。CMOS或任何其他MOS元件的性能可以不受电容器制造过程的改变而做大幅调整。但堆迭电容器架构于位元线上方以增加电容面积（COB）。新材料或新制造流程的介入，会对前段MOS元件的性能及制程整合做全面性的更改。　　（3）深槽电容器元件位于硅圆表面以下，平坦化程度优于堆迭电容器结构。这项特点是深槽电容器记忆体与其他逻辑元件进行制程整合时最大的优势。未来市场上所殷切昐望功能强大的嵌入式记忆体（EMbEDDED DRAM），及含有记忆体元件的系统整合晶片（SoC），可以架构在深槽电容器的平台之上，在同一层次与其他元件做高密度及多样化的制程整合。  以蚀刻方式在硅晶圆表面下方挖掘深槽形成电容器，在20世纪80年代存在着许多不同的设计，如德仪的TTC (Trench Transistor Cell)，日本NTT的IVEC（Isolation-merged Vertical Capacitor)，NEC的BSE（Buried Storage Electrode），及IBM的SPT（Substrate Plate Trench）。发展至今，以IBM SPT为基础的深槽电容器，以技术联合发展方式扩散至欧洲及亚洲成为今日深槽电容器记忆体的主流。其间经历数次重要技术变革。表1列出从4Mb发展到256Mb的4个时代之间，电容器重要参数的演变：  深槽电容器的制程流程主要可区分为3个阶段：（1）深槽蚀刻制程（见图4－7） ；（2）电容介电层及上下基板制程（见图8－12） ；（3） 埋藏式连接带BS的形成（见图13－17） 。 深槽电容器制作的第一大障碍就是以电桨蚀刻方式，在硅圆下方形成超高宽深比（aspect ratio)的深槽孔洞。电桨蚀刻技术以反应离子刻蚀RIE（Reactive－Ion－Etch)的设备为基础，用卤素气体形成Si对SiO2 硬光罩的高蚀刻比。硬光罩（HARD mask)材料的选择，在0．5μm时代，加入磁场形成磁增强反应离子刻蚀MERIE（magnetically－Enhanced RIE)及0．25μm时代的环形偶极子磁体反应离子刻蚀Drm－Rie（DIPOlE－Ring－magnet rie)，皆可增加电桨密度及方向性，使宽深比＞30。 进入0．175μm时代之后，机台设备无重大突破，而是以制程整合方式发展不同硬光罩材料以增加蚀刻的选择比。一般以湿蚀刻率较快的硼氧化硅（BSG)做为主（见图4，5），以便于深槽完成后可以完全去除。 Photoresist 光刻胶 Anti Reflect Coating 防反射涂层 mask oxide 氧化物掩膜 pad nitride 垫氮化层 pa