实验一-2选1多路选择器的设计.pptVIP

* 实验一 简单组合电路的设计 按照QUARTUSII应用向导给出的步骤，利用QUARTUSⅡ完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。 (1) 实验目的： 熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1： module mux21a (a, b, s, y); input a; input b; input s; output y; wire y; assign y = (s == 1b0) ? a : b ; endmodule 参考源代码： mux21a的仿真波形 引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15(MAX7000S系列)，建议选实验电路模式5，用键1(PIO0，引脚号为4)控制s；a和b分别接clock5(引脚号为75)、clock0(引脚号为2)；输出信号y接扬声器spker(引脚号为81)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，最后进行编译、下载和硬件测试实验。 (3) 实验内容2： (4 )实验内容2(附加实验内容，有时间同学做）： 将设计的多路选择器看成是一个元件mux21a，利用模块调用来描述下图，并将此文件放在同一目录中。 MUX21A a b s y MUX21A a b s y tmp MUXK u1 u2 a1 a2 a3 s1 s0 outy module MUXK (a1, a2, a3, s0, s1, outy); input a1; input a2; input a3; input s0; input s1; output outy; wire outy; wire tmp; mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule 以下是参考程序： 按照十一章的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。 MUXK的仿真波形 引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15(MAX7000S系列)，建议选实验电路模式5，用键1(PIO0，引脚号为4)控制s0；用键2(PIO1，引脚号为5)控制s1；a3、a2和a1分别接clock5(引脚号为75)、clock0(引脚号为2)和clock2(引脚号为70)；输出信号outy仍接扬声器spker(引脚号为81)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验。 (4) 实验内容3：