第五讲数字系统设计原则与设计实例.ppt

模块设计－ TR_ctl模块设计 TR_ctl模块的算法状态机设计： 状态S1： 主干道绿灯 支干道红灯 状态S2： 主干道黄灯 支干道红灯 状态S3： 主干道红灯 支干道绿灯 状态S4： 主干道红灯 支干道黄灯 启动 s_3s=0; s_20s=0; s_30s=1; cnt_ok=1? b_req=0? s_30s=0 s_3s=1 s_30s=1 s_20s=1 s_3s=1 cnt_ok=1? cnt_ok=1? cnt_ok=1? b_req=0 m_req=1? s_3s=0 s_20s=0 s_3s=0 y y n n y n s_20s=1 n n y y s_30s=1 y n 模块设计－ clock_cnt模块设计 clock_cnt模块设计：该模块可以分为秒脉冲产生和初值可控的十进制计数器两部分，如下图所示。 秒脉冲产生：对40M时钟进行计数，计数到40,000,000时产生秒计数使能脉冲second_en。 初值可控的十进制计数器：据不同的加载脉冲s_3s、 s_20s、 s_30s分别加载计数初值3、20、30秒。然后开始减法计数，减到0时，产生计数到脉冲cnt_ok。其中输出d_time[6:4]为十位数，d_time[3:0]为个位数。 秒脉冲产生 初值可控的 十进制计数器 s_3s s_20s s_30s clk d_time[6:0] cnt_o