计数器与分频器的vhdl设计.pptVIP

可以看出，输出clkout是输入clkin的5分频，占空比为50%。 要设计占空比为50%的其他奇数分频器，只要修改上述程序中的generic类属变量N的值即可。 实现：编辑、编译、仿真、编程 运行：测试、改进、总结 做做看——占空比50%的七分频器 构思：分频系数为7，即n=7。 设计：将fdivo中generic类属变量N改为7。 实现：修改程序fdivo并存盘，编译、仿真。 运行：可见这时fdivo变成了一个占空比为50%的七分频器。 按照“构思、设计、实现、运行”的步骤，分别完成占空比为50%的八分频和九分频器设计。 课后作业： 思考问题： 分频系数为小数时咋整？ 计数器与分频器的VHDL设计教材 谢谢 * 分频器的应用非常的广泛。 * 分频器的应用非常的广泛。 * 分频器的应用非常的广泛。 * 分频器的应用非常的广泛。 EDA课程的地位和作用 项目8 时序电路的VHDL设计 工作任务： 1. 基础知识学习 2. 通用计数器设计 3. 十进制减法计数器设计 4. 十二进制加法计数器设计 8-2 计数器的VHDL设计 1. 基础知识学习 计数器功能：对输入脉冲计数 计数器应用：计数、定时、控制、分频等 计数器分类： 按同步方式分：同步计数器、异步计数器 同步：受同一个时钟控制 异步：不受同一个时钟控制 按计数方向分：加法计数器、减法计数器 按模数分：二进制、五进制、十进制等 计数器： 1. 基础知识学习 PLD原理 PLD分类 CPLD：PAL扩展型 FPGA：逻辑单元型 可编程逻辑器件（PLD）： 输入电路 与门阵列 或门阵列 输出电路 输入 输出 1. 基础知识学习 PLD优点： 密度大 功耗低 速度快 结构灵活 开发工具先进 可编程逻辑器件（PLD）： VHDL语言要点:结合VHDL源程序实例讲解 2. 通用计数器设计 设计一个通用计数器，要求： 复位信号为高电平时计数器清零或赋初值； 使能信号为高电平时计数器正常工作，低电平时计数值不变； 计数方向控制信号为高电平时，按加法规则计数，即来一个时钟计数器加1，计数器达到最大值时再来一个时钟自动清零；否则，按减法规则计数，减到0时再来一个时钟计数器为最大值； 计数器的模可调; 计数器触发边沿可调。 设计要求： reset enable clk Q[0…N-1] 通用计数器 dir （1）构思——拟定设计方案 CDIO（构思、设计、实现、运行）理念 （2）设计——编写VHDL源程序 方案一、用硬件搭接，缺点是电路复杂，焊点多，可靠性差，不够灵活； 方案二、用单片机实现，但可靠性差，速度慢； 方案三、用硬件描述语言（HDL)编程，用可编程逻辑器件（PLD）实现，好处是可靠性高、灵活性好。 VHDL源程序 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity countn is generic (N: integer:=10); --N为正整数 port ( clk,dir : in std_logic; reset : in std_logic; enable : in std_logic; q : out integer range 0 to N-1 ); end entity; architecture rtl of countn is begin process (clk) variable cnt : integer range 0 to N-1; begin if reset = 1 then cnt := 0; -- 计数器复位 elsif enable = 1 then -- 计数器正常工作 if(clkevent and clk=1) then --时钟上升沿到来 if dir=1 then if(cntN-1) then -- 加法计数 cnt:= cnt+1; else cnt := 0;