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基于FPGA的除法器设计与实现 摘 要 除法器是最复杂的算术运算部件，除法器也是处理器CPU的基本组成模块之一。在对数 据进行处理的时候，都需要除法模块的参与。除法器作为最耗资源的集成电路部件，它 的性能、运算速度、功耗等都会影响整个处理器的性能，尤其是在数字信号的处理过程 中。 本项目运用数字电路，高级数字系统设计 验证，计算机组成原理等课程所学的知识， 利用Verilog语言，以加减交替算法和二进制数转换成BCD码为核心，设计了能在FPGA 开发板子上用七段数码管显示出结果的除法器。 本文首先介绍了FPGA、FPGA芯片、数码管的动态显示、数码管的静态显示；然后介绍了 Verilog硬件描述语言的发展史、Verilog硬件描述语言的优点，同时重点介绍了二进制转 换成十进制和除法器算法，以及除法器的工作原理；接下来，对除法器的结构设计、各个 系统模块的功能、以及系统模块的端口进行了详尽的叙述，这也是本文最重要的部分； 最后对全文进行了总结。本文思路清晰，介绍全面，重点突出，系统设计十分简洁、高效 ，并且可移植性强。 关键词：FPGA，除法器，加减交替法，二进制转换成十进制 I 大连东软信息学院毕业设计（论文） Abstract The Design and Implementation of Divider Unit Based on FPGA Abstract The divider is the most complex arithmetic part, The divider is also one of the basic components of the CPU processor module. When the data processed, the divider need to take part in the process. The divider is the most power consumption part, its capability, computing speed, power consumption all effect CPU’s capability, particularly processing digital signal. The project uses the knowledge of Digital circuits, Advanced Digital Systems Design and Verification and Principles of Computer Organization, using Verilog language, plus and minus alternate algorithms, binary number converted into BCD code are the core, the results can be show on digit Ron. In the first place,the article introduces FPGA, FPGA Chip, the Digital Tube’s static display, the Digital Tube’s dynamic display; in the second place,the article introducesVerilog Hardware Description Language Phylogeny, Verilog Hardware Description Language’s advantage, the article focus on binary number converted into BCD code and divider’ work;then the article full introduces the