数字逻辑设计第七章(2).pptVIP

第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 内容回顾 锁存器与触发器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 利用COMS传输门的D锁存器 锁存器的应用 锁存器的应用 触发器 只在时钟信号的边沿改变其输出状态 D触发器 D触发器的定时参数 传播延迟（CLK?Q） 具有预置和清零端的正边沿D触发器 维持阻塞结构D触发器 负边沿触发的D触发器 具有使能端的D触发器 扫描触发器 主从式S-R触发器 主从式S-R触发器的内部时序 主从式J-K触发器 主从式J-K触发器 具有多输入端的J-K触发器 边沿J-K触发器 利用门电路传输延迟时间的边沿J-K触发器 J K Q 0 0 0 1 1 0 1 1 保持 清0 置1 翻转 功能表 J C K Q Q 逻辑符号 C K Qm Q J 1 0 C=1期间 J,K的变化可能引起Qm的变化，但只能改变一次 0 箝位 S Q C R Q Q QL S Q C R Q J K C 主 从 Qm J和K输入