第7章Verilog设计的优化.pptVIP

7.1 设计的可综合性 用FPGA/CPLD器件实现的设计中，综合就是将Verilog或VHDL语言描述的行为级或功能级电路模型转化为RTL级功能块或门级电路网表的过程. 可综合的设计中应注意 不使用初始化语句；不使用带有延时的描述；不使用循环次数不确定的循环语句，如forever，while等。 应尽量采用同步方式设计电路。除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 用always过程块描述组合逻辑，应在敏感信号列表中列出块中出现的所有输入信号。 可综合的设计中应注意 所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位，用器件的全局时钟端作为系统外部时钟输入端。 在Verilog模块中，任务（task）通常被综合成组合逻辑的形式；每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。 7.2 流水线设计技术 流水线设计是经常用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些复杂逻辑功能的完成需要较长的延时，就会使系统难以运行在高的频率上，在这种情况下，可使用流水线技术，即在长延时的逻辑功能块中插入触发器，使复杂的逻辑操作分步完成，减小每个部分的延时，从而使系统的运行频率得以提高。流